实时频谱分析仪中并行FFT算法的FPGA设计

针对实时频谱分析仪对FFT计算速度高的需求提出一种并行FFT计算的方法,采用数据分开并行处理的方式达到快速计算傅里叶变换的效果.通过对比分析,本方案能够在不多占用FPGA资源的前提下成倍提高FFT的运算速度,从而提高重叠FFT过程中的重叠点数.仿真分析证明,本方案能够有效提高实时频谱分析仪中的信号处理速度,提升时间分辨率指标.     

基于网格的并行FFT计算研究

快速傅里叶变换（FFT）在科学和工程领域有着广泛的应用。在网格环境下进行并行FFT计算可以提高运算速度,促进FFT的应用。在介绍了网格计算发展状况的基础上,详细阐述了基于网格的分布式并行计算。实验以FFT算法为背景,在Globus Toolkit 4平台下实现了并行FFT计算,并对实验数据作了分析,说明了基于网格的并行FFT计算的可行性。最后指出网格资源调度对并行计算的重要性。     

基于网格的并行FFT计算研究

快速傅里叶变换(FFT)在科学和工程领域有着广泛的应用.在网格环境下进行并行FFT计算可以提高运算速度,促进FFT的应用.在介绍了网格计算发展状况的基础上,详细阐述了基于网格的分布式并行计算.实验以FFT算法为背景,在Globus Toolkit 4平台下实现了并行FFT计算,并对实验数据作了分析,说明了基于网格的并行FFT计算的可行性.最后指出网格资源调度对并行计算的重要性.     

基于MPSoC平台小波变换并行算法研究

快速小波变换是数字信号处理面临的一个重要问题,针对并行小波算法展开研究,缩减小波变换中卷积运算的规模,提高小波变换过程中的并行效能,以实现小波变换的快速并行计算。通过FFT矩阵代入计算,消去了并行计算过程中的同步通信,降低了乘法运算次数。对算法思想进行了理论分析,说明新算法在短小数据分段情况下能够减少50%~75%的乘法操作;通过搭建两种不同平台进行了对比测试,证明了算法的先进性与有效性。基于FFT矩阵的并行小波变换算法是一种稳定有效的经典小波并行算法。     

嵌入式实时Canny边缘检测

基于传统Canny算子,提出CY68013+FPGA的嵌入式硬件架构下的快速实时边缘检测算法。主机通过CY68013 USB接口芯片高速传输图像数据,FGPA从USB口采集图像信息,并使用优化的Canny算法实现边缘提取。该算法针对FPGA的特点进行了优化,包括用模板替代卷积、适当的近似变换、充分利用FPGA的并行特性等,在保持了Canny算子原有的定位准确、单边响应和信噪比高等优点的基础上,提高了边缘提取的计算速度,减小了计算延迟,提高了实时性。     

基于CUDA架构的FFT并行计算研究

FFT（快速傅里叶变换）是基于提高DFT（离散傅里叶变换）计算的高效算法,它在众多科学和工程领域都得到了广泛的应用。自FFT算法出现以后,从早期的以降低复杂度到近年以来的大规模并行FFT计算,各种优化算法得到广泛的研究。在并行运算领域中,随着可编程的、并行化GPU的不断推广,特别是通用并行统一计算架构CUDA的出现,极大增强了GPU的计算能力,在编程和优化等方面都有显著地提升。鉴于此,本文在分析FFT算法实现的基础上,研究了一种适合GPU运算的FFT并行计算方法,并通过CUDA架构实现了FFT算法在GPU上的运算。该方法的引入在理论不计算数据传输的情况下,使一维FFT运算时间的复杂度由O（N logN2）可以降到O（N/rlogN2）。通过验证,本文提出的CUDA的并行FFT方法得到较好的加速效果,在精度计算上也符合实际的要求,从而证明了该方法的正确性和有效性。     

基于DSP的人脸识别算法实现与优化

为了在嵌入式系统中实现实时视频图像人脸识别,提出了基于TI系列TMS320DM642的快速人脸检测系统设计方案,包括系统软件和硬件优化方案。首先选择实用有效特征,简要介绍人脸检测和人脸识别算法的基本原理,针对该算法实现原理详细阐述硬件系统设计方案,介绍各单元结构和原理。最后,在设计的硬件系统上进行算法移植,详细介绍了系统的优化方案,实现了嵌入式快速人脸识别系统的研制。通过分析测试结果,系统可靠运行,优化后系统运行速度提高,能够实现实时视频图片人脸识别。     

基于嵌入式移动GPU的离散傅里叶变换并行优化

GPGPU能够针对计算密集型的计算问题进行大规模的并行加速,为DFT在嵌入式平台上的高效实现提供了一种新的方式.基于Mali-T604嵌入式GPU实现了针对DFT和FFT的并行加速方案,并进行了实际测试.实验结果证明,所设计的并行方案能够在ARM嵌入式平台上有效加速DFT和FFT,可大大提升移动设备进行数字信号处理的实时性.     

活套张力矩实时计算的多项式逼近算法

通过对带钢张力矩计算理论公式的分析并结合工程实际,提出了一种采用多项式逼近来拟合活套张力矩非线性曲线的方法。该方法以有限个理论计算数据为样本,采用多项式函数离线进行回归,在保证高的逼近精度的前提下,以显著提高在线计算速度为目的。该算法在某热轧带钢的数字化改造中取得了非常好的应用效果,精度明显提高且能满足快速实时计算的要求,证明非常适合类似的实时控制场合。     

面向嵌入式系统的有效值快速算法

ADC采样交流波形是嵌入式系统的一项重要应用,当采集到的电压波形并非标准函数波形（如正弦波、三角波等）的畸变波形时,不能直接通过简化数学公式或平均响应法求得其均方根值;为得到任意波形的均方根值,首先需要求出该波形的频率（或周期）;在传统算法中,需要进行FFT（快速傅里叶变换）,该算法需要大量内存空间和较高时间复杂度,且只能进行2N个点运算,精度和分辨率受限;因单片机片上资源有限,该算法并不适合多路实时运算;为改进以上不足,设计了一种峰值（谷值）查找算法,该算法拥有O（n）时间复杂度,实时性好;通过该算法寻找采样波形中三个峰值点,确定波形的其中一个周期,进而计算得到均方根值;相比FFT算法,本算法运行速度提升93倍,空间复杂度降低为FFT的1/300,且在实际应用中运行稳定可靠,平均误差低于0.6%。     

基于新型FPGA的FFT设计与实现

在基于FPGA的FFT设计中,为了提高速度,本文提出了用移位寄存器存储旋转因子的方法,并且在Altera公司的Stratix系列的FPGA上做了验证。实验结果表明,该方法和普遍采用ROM做旋转因子存储器的方法相比,大幅提高了FFF的处理速度,能够更好地满足了FFT实时处理的要求。     

基于TBB的谐波分析多核并行化研究

电能质量谐波分析中通常使用快速傅立叶变换算法(FFT),但在大数据量时其循环体执行效率低,实时性不高。针对上述问题,提出在多核处理器上采用TBB(Intel线程构建模块)并行实现复序列FFT的思路,提高谐波分析的速度,增强实时性。此外,与其他并行库改造程序的实验对比结果表明,TBB可以以更简单的手段,实现更高效的程序并行。     

实序列并行IFFT在Blackfin DSP上的实现

针对DSP上常用的实序列IFFT算法运算速度慢的缺陷,采用两行实序列合并为一行复序列进行IFFT运算的方法编制了在Blackfin系列DSP上进行实序列基-2 IFFT运算的程序。实验表明,结合DSP指令的并行性及硬件并行结构的软件设计提高了运算速度,完成两行512点实序列的IFFT运算只需要11864个时钟周期,为原来方法所需时间的一半。该方法应用于基于BF561的并行频域OCT图像处理系统中,满足系统实时处理的要求。     

投票表决算法在高帧频图像处理中的应用

针对目前高帧频图像处理方法中软件速度慢、实时性差、专用硬件开发周期长、灵活性差等缺陷,开发完成了基于FPGA的高帧频图像硬件实时处理系统。该系统采用投票表决算法,压缩了存储和处理的数据量,充分发挥FPGA器件的并行特性,使图像采集与图像处理并行完成,提高了图像处理速度。系统已成功应用于高速轨道检测车的钢轨断面图像实时动态处理和分析。     

基于SIMD-MC~2的并行FFT算法

计论在网络并行处理和高分辨率实时成像处理中起重要作用的快速傅立叶变换,结合近年来人们对该算法并行化的研究成果,剖析一种基于SIMD-MC2模型上的实用并行算法,并对该算法复杂度进行了分析,结果表明该算法的高效性.     

基于存储技术的高速嵌入式处理器的设计与实现

SoPC(片上可编程系统,System on a Programmable Chip)在嵌入式系统中有着广泛的应用,通常用FPGA(现场可编程门阵列,Field Programmable Gate Array)实现.一类嵌入式处理器,例如小波变换处理器、压缩和解压缩处理器、FFT处理器,都可以采用基于存储技术的设计方法.FPGA的片内存储资源相对较少,如何有效地利用FPGA的片内存储资源实现高速的嵌入式处理器成为需要研究的问题.文中以FFT处理器为例说明这种方法的有效性,通过采用一种地址映射调度策略和两种无冲突操作数地址映射方式,减少了所使用的FPGA片内存储资源,提高了处理速度.该FFT处理器在实际系统中起到了关键作用.     

HEVC帧内预测算法加速设计与实现

新一代视频编码标准获得了较高的编码效率,但同时也增加了计算量。HEVC(High Efficiency Video Coding)并行算法能够提高编码速度,开发适用于多核处理器的并行编码算法对于满足高清视频实时传输和大规模实时共享具有十分重要的意义。分析帧内预测算法在处理像素过程中数据之间的依赖关系,进行基于预测模式的细粒度并行性的设计。块与块之间采用流水线处理,减少帧内预测算法的执行时间。利用动态可编程可重构视频阵列处理器,对帧内预测算法进行验证。实验结果表明,相比于HM16.0官方测试标准,信噪比提高了10%,算法的执行时间减少了大约70%。     

Parallel reconfiguration algorithms for mesh-connected processor arrays

Effective fault tolerance techniques are essential for improving the reliability of multiprocessor systems. At the same time, fault tolerance must be achieved at high speed to meet the real-time constraints of embedded systems. While parallelism has often been exploited to increase performance, to the best of our knowledge, there has been no previously reported work on parallel reconfiguration of mesh-connected processor arrays with faults. This paper presents two parallel algorithms to accelerate reconfiguration of the processor arrays. The first algorithm reconfigures a host array in parallel in a multithreading manner. The threads in the parallel algorithm execute independently within a safe rerouting distance. The second algorithm is based on a divide-and-conquer approach to first generate the leftmost segments in parallel and then merge the segments in parallel. When compared to the conventional algorithm, simulation results from a large number of instances confirm that the proposed algorithms significantly accelerate the reconfiguration without loss of harvest.