基于码密度法的时间数字转换器非线性校正方法研究

运用码密度的方法解决了FPGA内部专用进位链延迟单元的非线性问题,提高了FPGA中时间数字转换器(TDC)的测时精度.通过研究发现FPGA中进位链非线性是造成TDC测试精度降低的主要原因,针对这一问题,采用了统计学的码密度法进行了非线性校正,并确定了样本的数量以及校准值的选取.在EP2C5T144C8芯片内构建了TDC和校准模块,通过输入近似的大量随机跳变信号,得到延迟单元的准确延迟时间和非线性测试结果.实验结果表明,运用码密度法可以准确地反映出延迟时间在TDC中的分布情况.     

一种宽输入范围8 bit循环TDC

设计了一种适用于时域ADC的基于电容-比较器型TDA的循环TDC。循环TDC重复使用单增益级可降低量化时间差量器件的匹配需求,可克服传统延时线TDC中大量延时线变换引起的时间不确定性。同时,循环结构只占用较小的芯片面积而更加适用于片上系统。循环TDC采用不加校准的电容-比较器型TDA来增加线性输入范围,TDA以小于2%的增益误差来放大时间差量。通过0.18μm标准CMOS工艺完成了电路设计和仿真,在1.3 MS/s的采样速率下,TDC获得了±20 ns输入范围和8 bit的分辨率,INL和DNL分别是-1.671/+1.59 LSB和-0.5/+0.604 LSB。     

高效缩1码模2n+1加法器设计与优化

针对目前存在的缩1码模2~n+1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2~n+1加法器。在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算量明显减少。分析和实验结果表明,对于比较大的n值,进位选择缩1码模2~n+1加法器在保持较高运算速度的前提下,有效地提高了集成度。     

20位、线性、低噪声、精密、双极性±10V直流电压源

<正>电路功能与优势图1所示电路提供20位可编程电压,其输出范围为-10 V～+10 V,同时积分非线性为±1 LSB、微分非线性为±1 LSB,并且具有低噪声特性。该电路的数字输入采用串行输入,并与标准SPI、     

一种10bit 200MS/s分段式电流舵DAC设计

基于TSMC 0.18μm CMOS工艺,设计一种10 bit采样率为200 MS/s的DAC(数模转换器)。为了提高DAC的整体性能,电路主体采用了分段式电流舵结构,高6位为温度计码,低4位为二进制码。电流源开关单元采用了cascode结构(共源共栅)和差分输出结构。另外,采用了一种低交叉点开关驱动电路来提高DAC的动态性能。电路仿真结果显示,在1.8 V电源供电下,DAC的微分非线性误差(DNL)和积分非线性误差(INL)的最大值为0.05 LSB和0.2 LSB。在输出信号频率为0.976 MHz时,DAC的无杂动态范围(SFDR)为81.53 dB。     

18位、线性、低噪声、精密双极性±10V直流电压源

<正>电路功能与优势图1所示电路提供18位可编程电压,其输出范围为-10 V～+10 V,同时积分非线性为±0.5 LSB、微分非线性为±0.5 LSB,并且具有低噪声特性。     

基于时间累加器的二阶ΔΣ时间数字转换器

提出以一个可获得高的分辨率和宽的信号带宽的二阶ΔΣ时间数字转换器(TDC),TDC基于门控环形振荡器型TDC并结合时间差加法器构成的时间累加器实现了二阶量化噪声整形。采用SMIC 28nm工艺设计,Spectre仿真结果表明,在1 M带宽内噪声底约为-82 d Bps~2/Hz,等效到50 Ms/s奈奎斯特率型TDC的分辨率约为2 ps,功耗取决于输入时间间隔,在测量间隔1ns时功耗约为1.19 mW。受到结构限制,这种类型时间数字转换器输入范围较小。     

20bit线性低噪声精密单极性+10V直流电压源

电路功能与优势图1所示电路是一个20 bit线性、低噪声、精密单极性(+10 V)电压源,所需外部元件的数量极少.AD5790是一款20 bit、无缓冲电压输出DAC,采用最高33 V的双极性电源供电.正基准电压输入范围为5 V～ VDD-2.5V,负基准电压输入范围为VSS+2.5 V～0 V.两路基准电压输入均在片内缓冲,无需外部缓冲.相对精度最大值为±2 LSB,保证工作单调性,微分非线性(DNL)最大值为-1 LSB～+2 LSB.     

基于Freeman链码连通体边界检测及其在坭兴陶图像中的应用

Freeman链码分为八方向和四方向。介绍Freeman链码的原理、记录方式、链码的获取并给出链码的核心代码。对图像采用八方向的链码方法记录图像的边界,实验结果表面采用八方向链码的方式提取图像的边界特征效果较好,并应用到坭兴陶图像中。     

基于像素链动态失真和校验格码的±1隐写编码

双层校验格码(syndrome trellis code,STC)是目前最小化±1隐写失真的流行工具,但是该方法是概率算法,可能造成嵌入失败,并且计算复杂度较高.因此提出像素链动态失真模型,利用当前像素的SLSB(second least significant bit)位控制下一像素的LSB(least significant bit)位,使得嵌入过程中有些像素的失真可以动态调整为零.进而,将STC码应用于动态失真模型,得到了一种新的±1隐写编码方法.新方法最小化失真的能力与双层STC接近,嵌入速度明显优于双层STC.并且新方法是确定性算法,可以保证嵌入成功,所以更适合在实际的应用系统中使用.