基于FPGA的UART IP核设计与实现

本文设计了一种基于FPGA的UART核,该核符合串行通信协议,具有模块化、兼容性和可配置性,适合于SoC应用.设计中使用Verilog HDL硬件描述语言在Xilinx ISE环境下进行设计、仿真,最后在FPGA上嵌入UART IP核实现了电路的异步串行通信功能.     

SRIO设备互操作性测试流程及平台构建

为实现串行RapidIO(SRIO)高速总线测试方法,分析SRIO设备互操作性测试的基本原理和测试流程,研究官方提供的测试案例技术细节。介绍测试的软硬件平台,讨论用户自行开发平台时需要考虑的问题。根据理论分析,采用相关软件进行测试实验。结果验证了该思路的可行性,为建立更加完整的SRIO测试方法提供保障。     

多核DSP和FPGA之间的高速SRIO通信

在高速采样系统中,大量数据需要实时传输到处理器.尤其是系统中存在多个处理器协同工作,就需要高速的总线来交换数据.SRIO总线由于存在连线少、传输速度高等优点,使用较为广泛.本文介绍了多核DSP和FPGA之间使用SRIO进行数据交换的软硬件设计方法,在不同数据需求下,介绍了FPGA将数据直接传输到DSP的DDR3、片内RAM或者多核的共享RAM中.本文研制了硬件系统,给出了各种方式的软件操作方法和实际硬件平台验证,SRIO传输速率达到4 Gbps.     

Synopsys的SRIO controller FPGA原型验证方法

包含SRIO接口的高性能处理器已广泛应用于航空航天通信系统，因此SRIO高速接口功能与性能的验证是系统设计的关键，同时设计可靠完备的验证平台对芯片SRIO controller的原型验证至关重要。本文基于对RapidIO协议的理解，搭建了Synopsys的SRIO controller+Xilinx Transceivers Wizard core FPGA原型验证平台完成对SRIO协议以及功能的验证。测试结果表明，所提的FPGA原型验证平台为芯片设计中的SRIO提供了一种高效的原型验证手段。     

H.264中自适应二进制算术编码的IP核设计及其FPGA验证

阐述H.264/AVC二进制算术编码的原理,论述此编码的IP核设计方案及其FPGA验证。整个设计使用VerilogHDL语言描述,在ALDEC的Active_HDL6.2平台上进行时序仿真,在Synplicity的Synplify7.0平台上进行综合。设计充分利用了硬件并行性,并进行关键路径优化和复用器重构算法优化,通过实际验证证明了设计的高效性和可行性。     

协作多点传输中板间串行高速通信的FPGA设计

针对IMT—Advanced协作多点传输试验床中对串行高速通信接1：2SRIO的应用需求,分析了背板间SRIO通信的FPGA设计关键点。仿真与实测结果表明,设计的SRIO接口可实现全双工可靠通信,数据速率达到6．67Gb／s。     

基于FPGA的多通道SSI通信控制器设计

采用VHDL硬件描述语言,以Xilinx公司的FPGA为设计平台,设计实现了以开源软核MC8051为核心的控制单元,控制4路SSI协议模块的SoPC架构的通信控制器,并对通信控制器进行了功能仿真与验证.该控制器可灵活进行IP核模块扩展,并可作为外围处理机与TI公司TMS320C6000系列DSP进行互连通信,将慢速串行...     

四路串行CMOS复接器的设计实现

通信系统中,数字复接是提高带宽利用率的一项重要技术,将多路并行低速信号转变为高比特率的串行数字流。首先使用Cadence软件仿真基本门级CMOS电路,通过自下而上的FPGA设计方法和Verilog硬件描述语言,设计四路串行复接器的功能组成模块,完成QuartusⅡ平台上的可综合验证。最后提出了复接器CMOS集成电路的设计思路。     

基于FPGA的通用异步串行接口IP软核设计与实现

设计了一种基于现场可编程门阵列(FPGA)的通用异步串行控制器(UART)的IP核,该核符合串行通信协议,具有可重配置、可扩展性、灵活性、兼容性、功耗低的优点,适合于SOC应用。设计使用Verilog HDL硬件描述语言在QuartusII环境下进行设计、综合、布局布线,在Model Sim下仿真,最后在FPGA上嵌入UART的IP核实现异步串行通信功能。     

基于UVM和Matlab搭建的DVB-S编码调制系统验证平台

提出了一种用于测试一个DVB-S编码调制系统的功能验证平台。该平台使用高级验证方法学(Universal Verification Methodology,UVM)搭建了验证平台的主要结构,并在验证平台中使用外接Matlab作为复杂数字信号处理的参考模型。介绍了功能验证平台的主要结构和组件的设计,详细介绍了UVM通过直接编程接口(Direct Programming Interface,DPI)以C++为桥梁与Matlab连接的设计方法。通过实际仿真验证比较,使用这种方法搭建的联合平台比纯硬件语言Verilog语言搭建的仿真验证平台在验证时间上缩短了近50%,避免了对复杂信号处理验证模型的硬件语言设计,提高了针对复杂信号处理系统验证平台的搭建效率。     

龙芯1号IP验证方法

SoC设计中大量使用IP,其验证充分与否决定了设计的成败,其中处理器IP的验证十分复杂耗时。该文介绍龙芯1号IP的验证流程,阐述龙芯1号 IP的基本结构及功耗低、配置丰富等特点。建立龙芯1号IP的仿真环境平台,提出平台的改进思路,其验证流程比传统验证流程更具多样性和完备性。     

基于AMBA总线接口的以太网IP核

介绍了一款32位SoC芯片中基于AMBA AHB总线接口的以太网IP核的设计。目前该IP核已通过RTL级测试与FPGA验证。通过性能测试，表明该以太网IP核能满足许多实际应用的需求。由于其具有标准的总线接口，因此完全可以作为一个可重用的IP核。     

基于uC/OS-II的“龙芯1”SoC验证方法

片上系统(SoC)的设计日益复杂,规模趋于庞大,这使得SoC的功能验证与测试成为IC设计的瓶颈.uC/OS-II是一种简洁的、可移植的、可裁减的与支持多任务的嵌入式实时操作系统.本文介绍了uC/OS-II在基于"龙芯1"SoC上的移植工作,重点讨论了在虚拟仿真与FPGA验证平台两种环境下运行uC/OS-II及其上层应用程序来测试"龙芯1"SoC的方法,并取得了良好的效果.     

A novel formal verification approach for RTL hardware IP cores

We present a promising formal verification methodology based on the inductive approach using the imPROVE-HDL tool. This methodology is dedicated for RTL IPs or IP-based digital/logic hardware designs to prove the correctness of their temporal properties related to the control-dominated architecture model. Each temporal property can be checked through the IP interface where all properties have to be proved or disproved. We developed a new methodology to generate the appropriate environment of the IP interface according to the design context (master, slave, arbiter and decoder) before starting the verification of all properties one by one. When all temporal properties are verified, we generate some test sequences that contain a complex scenario to check the compatibility between all properties. We implemented our methodology to generate the appropriate environment and applied the inductive approach to verify various properties of two real IP designs using the imPROVE-HDL tool developed by TNI-Valiosys. The first design is an RTL IP-based digital hardware dedicated for real time video processing, where the second one performs an AHB to AHB Bridge. On these designs, we successfully proved few properties and discovered a design violation.     

可编程外设接口IP的设计

介绍的8位可编程外设接口(PPI)IP的设计，就在概要介绍该PPI基本功能的基础上，详细描述了该PPI电路的控制通路和数据通路设计，电路的功能仿真，综合，以及验证等过程．设计的后仿真波形以及FPGA验证结果表明，该IP核能满足Intel8155H和8255A芯片的功能和时序要求，而且可以根据应用需求进行载剪，方便的用于所需的系统设计中。     

一种可重用的验证平台结构

传统的验证方法学已经不能满足SoC验证的需求,现在通常使用验证平台来提高验证的质量。SoC的设计实际上是IP的集成设计,因此需要建立两个验证平台：IP单独验证平台和SoC集成验证平台。为了减少验证时间,提高验证质量,最有效的办法是使这两个验证平台统一,即IP单独验证平台的部分元件甚至全部元件可以直接被SoC集成验证平台重用。文中提出的验证平台结构,可以直接使IP单独验证平台的部分元件,如激励、驱动、监视器、脚本等可以直接为SoC集成验证平台所重用。     

PCI总线目标设备控制器的IP设计

在芯片设计中采用IP(IntellectualProperty)是IC设计发展到SOC时代的必然选择,建立IP库能为以后的设计节省大量的人力和时间,提高设计效率。该文介绍的PCI目标设备总线控制器的IP设计就是航空微电子中心建库工作的组成部分。文中详细描述了控制器的控制通路和数据通路的设计,以及电路的仿真、综合、实现和验证等过程。设计的仿真和验证结果表明,该IP核在功能和时序上符合PCI技术规范2.2版本,达到了预定的目标。     

基于Handel-C的软硬件协同验证方法

针对数字集成电路中传统IP验证方法效率不高的问题,提出了一种新的IP验证方法。该方法以OpenGL-ES中坐标变换算法为例,利用Handel-C对其进行建模并用FPGA实现。最后与软件测试平台进行了协同验证。验证结果表明,对复杂的验证模块而言,该方法和传统的Modelsim仿真对比,在速度上具有明显的优势。