超宽带系统中维特比译码器的设计与实现

提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用 2个该译码器,可对系统中所有8种速率的数据译码。     

结构优化的维特比译码器的实现方案

针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。     

无线通信中的低功耗维特比译码器设计

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。     

基于FPGA的（2,1,9）Viterbi译码器的实现

Viterbi算法是卷积码的一种最大似然译码。文中介绍了（2,1,9）的Viterbi译码器的FPGA一种实现方案,其中ACS运算采用两个基四蝶形运算、幸存路径采用单指针进行回溯、路径度量存储为乒乓结构,电路经过综合后输出速率最高能达到2.3Mbps。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

一种新的格形码译码器

本文讨论的格形码译码器是在维特比译码的基础上发展起来的,适宜用超大规模集成电路实现。     

高速低功耗维持比译码器的设计与实现

提出了一种基于改进T－算法和回溯法的高速低功耗维特比（Viterbi)译码器。该译码器采用了并行和流水结构以提高速度，减少了加－比－选模块中不必要的操作，并在回溯过程中采用了幸存路径复用的方法，为利用时钟关断技术降低系统功耗提供了可能。利用0．25μmCMOS工艺，成功地设计并实现了（2，1，7）Viterbi译码器，其电路规模约为5万等效门，芯片内核面积为2．18mm^2，译码速度可达100MHz，而译码延迟仅为32个时钟周期，可用于高速数字通信系统如DTV或HDTV等场合中。     

吉比特平衡加选延比式维特比译码器设计

针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销,实现了高达4 Gb/s的吞吐率。     

基于VHDL语言的卷积码和Viterbi译码的实现

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。     

Viterbi译码器的并行优化设计

本文提出了一种(2,1,9)卷积编码及其Viterbi译码的软件实现方案。该方案应用软件技术实现了卷积码维特比译码器功能,在程序实现中充分运用了蝶形运算、周期性回溯等卷积码的固有特性,获得了Viterbi译码输出。重点对蝶形运算和维特比算法进行了SSE并行优化。仿真实验表明,此方案可大幅提高译码效率,缩短处理时间。     

卷积编码及基于DSP的Viterbi译码器设计

卷积编码是前向纠错的差错控制编码方法之一, Viterbi译码是卷积码的一种杰出的译码算 法，它是一种最大似然算法，适于硬件实现．本设计中的Viterbi译码器是构建在台湾智源 科技的DSP芯片FD216之上的．在对Viterbi译码器测试时取一幅图像文件作为数据源，并用 软件方法模拟高斯白噪声信道．DSP芯片卓越的性能为我们提供了更深入的开发潜力.     

一种基于CUDA的截断重叠维特比译码算法

为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重叠维特比译码器。算法通过截断式的子网格图相互重叠的方式,并行执行独立的正向度量计算和回溯过程。实验结果表明,在保证了译码算法误码率性能的同时,获得了良好的吞吐量提升表现,相比现有的实现方式有1.3~3.5倍的提升,降低了硬件开销,能够有效运用于实际高吞吐量通信系统中。     

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802．11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准。     

基带芯片中Viterbi译码器的研究与实现

基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正，提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减少了硬件规模，提高了译码速度。最后我们给出了该译码器的仿真波形。     

TD-SCDMA中Viterbi译码器的硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用,本文根据TD-SCDMA卷积码编码方案设计了一种采用软判决方式的维特比译码器,并在实际芯片中得到了应用.     

卷积码编译码的Matlab仿真及其性能研究

提出了一种（2,1,7）卷积编码及其维特比（Viterbi）译码的软件实现方案,在Matlab环境中应用软件技术实现了（2,1,7）卷积码的Viterbi译码器功能。测试证明,该Viterbi译码算法在低信噪比下的误码率仍能达到10^-6。     

基于FPGA的串行维特比译码的实现

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种申行译码结构的FPGA实现方案。这种申行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。     

Viterbi算法矩阵描述及硬件设计优化

提出了Viterbi译码算法的一种矩阵描述方法；基于该矩阵描述设计了一种双向并行结构的Viterbi译码器，并根据正反向状态转移矩阵规律，以状态机实现正反向状态转移矩阵，有效地降低了存储资源的消耗，提高了译码运算速度；并进一步通过对累计度量值和幸存路径信息的优化，减少了约一半数据存储量；采用UMC0.18um工艺进行了综合与验证，综合结果表明在门级规模及译码速度两方面达到了极好的优化效果，可以更好地满足移动通信系统低功耗及实时性的应用需求。