基于FPGA的PCM码收发模块设计

为检验采集模块输出的PCM码,设计基于FPGA的PCM码收发模块,通过设计模拟PCM码源、PCM码解码接收模块,自行判断输出和接收的正确性,收发模块逻辑功能由FPGA完成。解码接收后的数据经USB接口回传至上位机,通过上位机软件检验PCM码收发模块工作情况。     

遥测模拟发射系统中PCM信号发生模块设计

介绍了遥测模拟发射系统中PCM信号发生模块的设计与实现,给出了PCM信号发生模块的硬件原理图、FPGA同PCI9054硬件连接图、PCM数据帧格式和DSP主程序软件设计流程图.模块通过PCI9054接收计算机数据,DSP对计算机数据流进行PCM编码,最后将PCM数据提供给遥测发射机.实验表明文中的模块设计方法正确可行且适用性好,可以满足遥测模拟发射系统的要求.     

基于NiosⅡ软核的PCM遥测信号源设计

设计了一种基于FPGA的遥测PCM信号源,该信号源采用FPGA作为主控芯片,U盘读写控制芯片CH376读取U盘中的遥测数据,并以一定码速率发送出去产生PCM信号.数据的发送采用边读取、边发送的方式,在FPGA内部配置了两块存储器,采用乒乓操作保证数据发送的连续性.软件主程序的编写是设计核心,运行在NiosⅡ软核处理器上,控制硬件模块协调工作.     

多通道雷达数字接收机数字下变频设计

提出一种基于时分复用原理的双频段多通道数字接收机DDC模块的设计方法,并利用FPGA的数控振荡器和FIR滤波器的IP核完成了DDC模块的设计与实现。仿真结果表明,该设计实现了数字混频、抽取和滤波的功能,与其他设计方案对比表明,本方案有效地减少了FPGA资源的使用量,降低了硬件设计的复杂度,节约了硬件成本。     

一种实现π/4-DQPSK调制器的方法

该文提出了π/4-DQPSK调制器的总体设计方案,硬件方案包括芯片选型、外围电路的搭建等;软件设计方案包括各功能模块的设计,并采用VHDL语言实现了各模块的功能;最后通过仿真验证了设计的可行性和正确性,并在FPGA硬件平台上完成了设计与实现。这一基于FPGA的π/4-DQPSK调制器具有较大的实用价值。     

基于CPCI的测控测试设备的设计与实现

针对传统的地面测控测试设备结构复杂、可移植性差、难以满足当前测试要求的现状,提出了基于CPCI总线设计的卫星PCM测控测试设备。设备采用"通用前板+专用背板"板卡设计方法,提高通用性,降低成本;使用FPGA代替传统分立元件,提高设计效率和可靠性。为便于调试,硬件功能尽量简化,只完成数据发送接收操作,遥测帧同步、遥控指令解析等工作由软件实现。     

一种实现π/4-DQPSK调制器的方法

该文提出了π/4-DQPSK调制器的总体设计方案,硬件方案包括芯片选型、外围电路的搭建等;软件设计方案包括各功能模块的设计,并采用VHDL语言实现了各模块的功能;最后通过仿真验证了设计的可行性和正确性,并在FPGA硬件平台上完成了设计与实现。这一基于FPGA的π/4-DQPSK调制器具有较大的实用价值。     

基于FPGA瞬变微光能量探测系统的数据采集和存储设计

在分析目标信号特性的基础上,提出瞬变微光信号探测系统数据采集和存储单元实现方案。针对系统对数据采集和存储的特殊要求,采用FPGA技术,完成了高性能数据采集系统设计。以Altera公司的FPGA为硬件设计载体,使用VHDL语言对数据采集和存储的控制逻辑和时序进行了硬件描述。在QuartusII集成环境中进行软件设计和仿真,结果与设计吻合。     

FPGA与ARM的GPMC总线通信接口设计

为满足数据快速、稳定的传输,同时简化硬件设计,增强设计的灵活性,本文提出了一种利用A RM自身带有的GPMC总线作为ARM与FPGA数据传输的接口方案,并详细介绍了GPMC接口原理及FPGA内部GPMC接口时序的实现.首先,FPGA内部要实现ARM处理器的GPMC接口的读写时序,从而完成ARM与FPGA的通信.其次,FPGA完成对高速信号的采集以及存储,当存储到一定量时,FPGA中断ARM处理器进行数据的读取.仿真结果表明,与以往接口相比,该接口能完成高速信号的稳定传输.     

基于FPGA逻辑分析仪的设计

研制了一种基于FPGA逻辑分析仪的实现方案,系统包含简易逻辑序列发生器和逻辑分析仪两部份。硬件采用了AVR单片机控制模块、FPGA采样模块和外部电路作输入/输出信号调理模块,通过较为合理的设计,完成了简易逻辑分析仪系统。     

Improvements on the design and implementation of DVB-S2 LDPC decoders

The architecture of a field-programmable gate-array (FPGA) implementation of a low-density parity-check (LDPC) decoder for the Digital Video Broadcasting – Second Generation via Satellite (DVB-S2) standard is presented. Algorithms are devised to systematically apply the values given in DVB-S2 to implement a memory mapping scheme, which allows for 360 functional units (FUs) to be used in decoding and supports both normal and short frames. A design of a parity-check module (PCM) is presented that verifies the parity-check equations of the LDPC codes. Furthermore, a special characteristic of five of the codes defined in DVB-S2 and their influence on the decoder design is discussed.Two versions of the LDPC decoder are synthesized for two families of FPGAs. The results show that the decoder presented uses fewer hardware resources than a DVB-S2 LDPC decoder found in the current literature that also uses FPGA, while improving the maximum frequency of the decoder.     

基于PC104总线的机载固态记录系统

文章提出了基于PC104总线,使用FPGA技术和VXWorks实时操作系统实现的机载固态记录系统,阐述了系统的软硬件设计与实现方法,指出了设计中使用的关键技术,该系统的成功实现,为飞行试验机载PCM、1553和视频数据的可靠记录开辟了一条新路。     

高可靠性小型固体动力运载火箭时序控制器设计

阐述了时序控制器电路原理,采用Microsemi公司的A3P250系列FPGA作为控制器,设计了一款高可靠性的时序控制器。围绕可靠性,从结构、硬件及软件设计等方面,介绍了设计方案,该时序控制器在硬件电路设计中采用了安全性设计措施,在时序测试中,能够将火工品点火回路短接,在火工品阻值测试中,能够断开点火回路确保火工品的绝对安全。在软件设计中,采用了FPGA仲裁机制,只有按照预定的测试流程,按照特定的逻辑顺序,才能完成相应的功能。在设计定时器时,采用格雷码计数器,有效地避免了计数器累加时位寄存器翻转产生的亚稳态现象。该时序控制器参加了火箭的多次飞行试验,具有相当的稳定性和可靠性。     

CPLD在图像采集与控制中的应用

该文详细介绍了基于CPLD/FPGA技术的视频图像采集与控制的软硬件设计方法及实现方案。在该设计中,CPLD/FP-GA的主要功能是完成视频图像采样,对图像信号进行动态检测。本设计中的主控制器采用了ALTERA公司的CPLD芯片EPM7128SLC84,采用VHDL作为硬件描述语言,但是所编写的VHDL源程序既适用于CPLD器件,又适用于FPGA器件。     

基于FPGA的GPS同步授时与守时方案设计与实现

针对电力系统异地实时同步测量中时间同步的问题,设计并实现了一种基于FPGA的电力系统GPS同步授时与守时方案.运用了平均值减小误差的思想,给出了方案的总体硬件设计以及芯片选型,重点介绍了FPGA内部功能模块设计,主要包括初值计算模块、平均值计算模块、平均值记录模块和PPS(秒脉冲)生成模块等,使用VHDL对各模块进行软件设计并提供了设计思路.通过硬件实验验证,无论卫星是否失锁,都能保证GPS长时间的高精度授时.     

基于FPGA的微小型导航计算机数据采集系统设计

提出了以高性能DSP为核心，由FPGA构成主要外部输入输出接口的导航计算机方案，并重点对由FPGA构成的ADC采样控制器进行了设计。处理器DSP只需通过EMIF接口访问FPGA中的FIFO即可进行数据接收。FPGA设计采用VHDL语言描述，并利用Quartus24．0对设计方案进行了仿真，仿真结果表明该设计是有效的。同时，本文也简述了DSP和FPGA接口的软硬件设计。     

基于ARM和FPGA的高扩展性超声检测模块设计与实现

介绍了一种以ARM和FPGA联合作为中央控制处理单元的4路超声探伤模块。给出了其整体结构方案,阐述了以4路超声模拟信号为一组的多路超声探伤模块硬件扩展的设计思路和实现方案,讨论了FPGA对高速LVDS数据的采集、处理、时序同步功能的实现,ARM与FPGA之间总线接口的实现,ARM嵌入式系统功能以及网络通信功能的实现。实际应用表明,该功能模块能达到预期的设计要求,并能方便地实现硬件扩展。     

基于MicroBlaze软核处理器的Bootloader设计

文章介绍了基于MicroBlaze软核处理器的Bootloader程序的设计,详细介绍了适用该程序的FPGA嵌入式系统的硬件配置及Bootloader程序设计的硬件逻辑设计流程和软件设计流程。该程序是在FPGA硬件配置完毕之后,在内部处理器上运行的一段启动代码,用来将FLASH中的用户程序传输至外部RAM,并引导嵌入式系统从用户程序中开始运行。它解决了使用大规模复杂应用程序的嵌入式系统的引导问题,已在实际中应用,具有良好的适应性。     

FPGA的验证平台及有效的SoC验证方法

设计了一种基于FPGA的验证平台及有效的SoC验证方法,介绍了此FPGA验证软硬件平台及软硬件协同验证架构,讨论和分析了利用FPGA软硬件协同系统验证SoC系统的过程和方法.利用此软硬件协同验证技术方法,验证了SoC系统、DSP指令、硬件IP等.实验证明,此FPGA验证平台能够验证SoC设计,提高了设计效率.