低功耗高线性度音频Sigma-Delta调制器

介绍了一种应用于数字音频模数转换器的低功耗、高线性度的Sigma-Delta调制器.采用新型低失真二阶调制器作为级联调制器第一级,降低了系统对于运算放大器非线性的敏感度;采用自举采样开关实现了输入采样信号的高线性度;采用新颖的AB类输出跨导放大器实现积分器电路,使电路功耗比经典折叠共源共栅放大器降低一倍以上.该调制器在中芯国际0.18 μm标准CMOS工艺的各种工艺角和温度情况下,信噪失真比（SNDR）和动态范围（DR）分别达到111.8 dB和115 dB.在3 V电源电压下,整个调制器的功耗仅为2.6 mW,符合手持设备对低功耗音频编解码电路的设计要求.     

多比特量化的音频DAC中模拟电路的设计

设计了一个高精度、低功耗音频Σ Δ数模转换器（DAC）中的模拟部分电路.该DAC采用4 bit量化,不仅增强了调制器的稳定性,减小了功耗和占用面积,而且降低了系统对后端低通滤波器的要求.讨论了电路各模块的实现方法,并详述了开关电容、带隙基准源等产生非线性的关键模块的设计技术.基于SMIC 0.18 μm混合信号CMOS工艺进行了流片验证,测试结果表明：芯片最大信噪失真比达89 dB,动态范围为96 dB,总功耗为19.1 mW,其中不含缓冲器的功耗仅9.1 mW,样片良率为90%,实现了高精度、低功耗的性能.     

一种应用于流水线ADC中的低压高速采样/保持电路

介绍了一种用于流水线模数转换器前端的低电压、低功耗、高速采样/保持电路。该电路基于电容翻转型结构,采用全差分折叠共源共栅两级运放,能实现高增益、大单位增益带宽和大摆幅。在SMIC 0.13μm工艺、1.2V电压下仿真,其性能满足10bit精度、120MHz采样频率的ADC的要求,整个电路功耗约15mW。     

用于低功耗A/D转换器的运算跨导放大器设计

设计了一种适用于采用级间共用运放技术的10bit流水线A/D转换器(ADC)的低功耗全差分运算跨导放大器(OTA).该放大器由一个改进的折叠共源共栅结构和一个套筒共源共栅结构共同组成,利用时钟控制,使ADC的采样保持和余量增益电路正常工作并满足其性能要求.基于0.6μmCMOS工艺对电路进行了设计,并利用HSpice软件对电路进行了仿真.仿真结果表明,该放大器在采样保持和奇数级电路中开环增益为60dB,偶数级电路开环增益为50dB,总功耗仅为4.5mW,满足低功耗ADC所要求的性能指标.     

低电源电压超低功耗Delta-Sigma调制器

为了在低电源电压约束下实现delta-sigma模数转换器（ADC）的低功耗与高精度设计,提出基于开关型运放以及新颖DWA技术的delta-sigma调制器.其中的开关型运放仅工作于半周期相位,可以在低于1 V的电源电压下正常工作,节省了系统功耗.调制器的积分器采用运放分享技术,以降低硬件开销.采用双向循环移位数据加权平均（DCS-DWA）技术,在抑制调制回路中匹配单元误差引起的非线性失真的同时消除了与输入信号相关的寄生音调,提高系统分辨率.提出的delta-sigma调制器在SMIC 0.18 μm 1P6M工艺下流片,动态范围与峰值SNDR分别达94.6和92.5 dB,芯片面积为0.72 mm2.在0.9 V电源电压下,测得系统功耗仅为56 μW,品质因数（FoM）低至34.2 fJ/c-step.结果表明,预期的主要设计目标均已实现．     

0.6μm CMOS工艺折叠共源共栅运算放大器设计

折叠共源共栅结构改进了传统的两级运算放大器的输入范围和电源电压抑制特性,优化了二阶性能指标。利用mosis 0.6μm CMOS工艺模型参数,设计了折叠共源共栅结构的运算放大器,对各性能参数的仿真结果表明:该电路的开环增益为80 dB,单位增益带宽为20 MHz,相位裕度73°,功耗仅为3 mW。     

低功耗CMOS三值动态双传输管逻辑电路

为实现多值逻辑电路,提出了一种新的采用双传输管逻辑的多值逻辑(MVL)电压型动态电路设计方案. 基于该方案设计了三值反相器、文字运算电路、三值与门/与非门和或/或非门等基本电路,并采用标准CMOS工艺来实现这些电路.通过在预充电阶段将输出信号预充至逻辑值“1”来避免电路级联时的电荷再分配问题.采用双传输管逻辑结构来保证输出信号具有完整的逻辑摆幅和高噪声容限.分析结果表明，新设计方案消除了输出悬空态，其规则结构使得输入信号的负载对称性好，减少了延迟时间对输入数据的依赖.采用0.25 μmCMOS工艺参数及3V电源的SPICE模拟结果验证了所提出的电路具有高速及低功耗的特点.     

用SIMULINK的Sigma-Delta调制器行为仿真

Sigma-Delta是一种得到广泛应用的高精度模数转换器,但如何对其进行快速有效的仿真是设计中需要解决的一个重要问题。该文采用MATLAB/SIMULINK对Sigma-Delta调制器进行了行为级的建模与仿真,建模时重点考虑了积分器的非理想因素,包括有限直流增益、有限带宽、摆率和饱和电压等因素的影响。详细介绍了考虑这些非理想因素的积分器模型,对一个实际Sigma-Delta调制器进行了行为仿真,并与电路级仿真作了比较,结果证明了方法的有效性。     

新型钟控神经元MOS采样/保持电路

为实现连续时间信号到离散时间信号的转换, 提出一种采用钟控神经元MOS管设计的新型电压型采样保持电路.在设计新方案中,通过引入nMOS阈值补偿单元,克服单管神经元MOS跟随器存在阈值损失这一缺点,提高采样保持电路的精度.采用具有高功能度的钟控神经元MOS管实现采样保持和跟随输出,使所设计的电路具有简单的结构和较低的功耗.对钟控神经元MOS管的SPICE宏模型进行改进,改进后的模型可用于对具有可变浮栅预置电压的电路进行分析.采用TSMC 0.35 μm双层多晶硅CMOS工艺参数对设计电路进行HSPICE模拟,并对新设计方案与现有采用神经元MOS管设计的采样保持电路进行比较.模拟结果表明,所提出设计方案明显提高了采样精度,并具有较低功耗.     

0.18μm CMOS 5.1GHz低噪声放大器的设计

一种基于TSMC 0.18μm CMOS工艺的5.1GHz频率下的CMOS低噪声放大器。采用源极电感负反馈共源共栅电路结构,使放大器具有较高的增益和反相隔离度,保证较高的品质因数和信噪比。利用ADS对电路进行调试和优化,设计出低功耗、低噪声、高增益、高稳定性的低噪声放大器。通过ADS软件仿真得到较好的结果:在1.8V电压下,输入输出匹配良好,电路增益为16.12dB,噪声系数为1.87 dB,直流功耗为9.84mA*1.8V。     

256MHz采样71dB动态范围连续时间ΣΔADC设计

宽带连续时间ΣΔ型数模转换器大量用于无线通信领域.设计了采用三阶4bit连续时间调制器架构.为降低时钟抖动的影响,采用不归零数模转换器反馈脉冲,通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响.还从电路、算法和版图方面来降低反馈数模转换器失配的影响.由于米勒补偿增加了电容而增大功耗,因此这里采用前馈补偿技术,设计了一款低功耗、高速的运算放大器.最后基于0.13μm工艺,在256MHz采样频率、1.2V电源电压下,在8MHz带宽内信噪失真比达到62.5dB和71dB动态范围,功耗为15mW.     

一种低功耗高共模抑制比运算放大器设计

为了解决传统伪差分跨导运算放大器共模抑制比较差的问题,提出了一种新型低功耗伪差分CMOS运算跨导放大器.通过共模前馈技术消除了电路输出节点处的输入共模信号,以便以最小的面积成本、功耗和寄生分量来提高共模抑制比(CMRR),并采用TSMC 0.18 μm CMOS工艺对该OTA进行模拟仿真.仿真结果表明,在2 pF电容负载下,该OTA的直流增益为46.4 dB,增益带宽为14.5 MHz,相位裕度为85°.该OTA的CMRR高达110.1 dB,且在1.2 V单电源电压下,其功耗仅为28.6 μW,面积仅为33×10^-5 mm².     

音频Delta-Sigma数模转换器中 高性能数字前端模块设计

为适应现代便携式音频设备高音质、微型化与低功耗的要求,提出一种面积优化的高精度delta-sigma数模转换器数字前端模块设计.采用改进型公共子式消除（CSE）算法构建有限冲击响应（FIR）内插滤波器,增加公共子式的利用率,以降低系统硬件开销与芯片面积;并采用一种新型双向循环移位数据加权平均（DCS-DWA）技术,可在不引入寄生音调的前提下抑制三阶四比特量化Delta-Sigma调制器的匹配误差,提高了系统的信噪失真比（SNDR）.该模块在中芯国际0.18 μm 1P6M标准CMOS工艺下流片,核心芯片面积为0.42 mm2,峰值SNDR与动态范围（DR）分别达到103.2 dB和104.4 dB.在1.5 V电源电压下,系统功耗为0.12 mW.以上结果表明主要的设计目标均已实现．     

Low-Power Operational Amplifier for Real-Time Signal Processing System of Micro Air Vehicle

A low-power complementary metal oxide semiconductor(CMOS) operational amplifier (op-amp) for real-time signal processing of micro air vehicle (MAV) is designed in this paper. Traditional folded cascode architecture with positive channel metal oxide semiconductor(PMOS) differential input transistors and sub-threshold technology are applied under the low supply voltage. Simulation results show that this amplifier has significantly low power, while maintaining almost the same gain, bandwidth and other key performances. The power required is only 0.12mW, which is applicable to low-power and low-voltage real-time signal acquisition and processing system.     

16位音频sigma-delta调制器设计(英文)

针对数字音频领域16bit精度、20kHz带宽的设计要求,以0.18μmCMOS工艺设计二阶单环的一位sigma-delta调制器,过采样率达256,采样频率达10.24MHz.调制器采用了全差分结构,由基于开关电容的积分器、时钟产生器及比较器等组成.仿真结果显示,该调制器的信噪失真比达94dB,动态范围达99dB.在1.8V电源电压下,整个系统的功耗为7.6mW.     

Design of the low power wake-up receiver for internet of things communication

A wake-up receiver with high energy efficiency and low power consumption is proposed for solving the power consuming problems of wireless nodes communication in the Internet of Things. The proposed wake-up receiver based on the wake-up mechanism can effectively schedule the network nodes communication, and use the simple envelope detection structure to achieve frequency down-conversion, which can flexibly manage energy and reduce power consumption. Based on UMC 65nm CMOS process technology, the wake-up receiver is designed and simulated. The results show that it can achieve S₁₁ of -21dBm and a sensitivity of -75dBm at a data rate of 1Mb/s, when operating at the central frequency of 780MHz and input signal adopting an on-off keying (OOK) modulation, and the power consumption is 82μW at 1.2V voltage supply.     

用于8位80 MS/s 模数转换器的增益数模单元电路

A high speed and medium accuracy multiplying digital-to-analog converter (MDAC) circuit optimization design is presented for meeting the requirements of the 8bit, 80MS/s pipelined analog-to-digital (A/D) converter. An optimized transmission gate is adopted to improve the linearity of the MDAC circuit. In view of the high gain two-stage operational amplifier, design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition, an improved high speed dynamic comparator is used in this design Fabricated in a 1.8V 0.18μm CMOS process, this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio (SNDR) of 54.6dB and an effective number of bits (ENOB) of 7.83bit with a 35MHz input signal at the 80MHz sample rate.     

一种用于14位1.28MS/sΣΔADC的数字抽取滤波器设计

设计了一种数字抽取滤波器,此滤波器由多级级联结构组成,对sigma-delta调制器的输出信号进行滤波和64倍的降采样,具有较小的电路面积和较低的功耗.采用TSMC 0.18μm CMOS工艺实现,工作电压1.8V,流片测试结果表明:sigma-delta调制器输出信号经过数字抽取滤波器后,信噪失真比(SNDR)达到了93.9 dB,满足设计要求.所提出的数字抽取滤波器-6dB带宽为640kHz,抽取后的采样频率为1.28MHz,功耗为33mW,所占面积约为0.4mm×1.7mm.     

用于电荷域流水线ADC的1.5位子级电路

针对高速高精度模数转换器的性能依赖于高增益带宽积运放而导致较大功耗的问题,提出了一种基于斗链式电荷器件的电荷域流水线1.5位子级电路．该子级电路使用增强型电荷传输电路来实现电荷传输和余量电荷计算,去除了传统流水线模数转换器中的高性能运放,可大大降低模数转换器的功耗．基于所提出的1.5位子级电路,在0.18μm CMOS工艺条件下,设计了一款10位、250MS/s电荷域流水线模数转换器．测试结果表明,该模数转换器样片在全速采样时对于9.9MHz正弦输入信号转换得到的无杂散动态范围为644dB,信噪失真比为56.9dB,而功耗为45mW．