一种基于FPGA实现的FFT结构

本文讨论了一种可在FPGA上实现的FFT结构.该结构采用基于流水线结构和快速并行乘法器的蝶形处理器.乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约.以8点复点FFT为实例设计相应的控制电路.使用VHDL语言完成设计,并综合到FPGA中.从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行.在此基础上易于扩展为大点数FFT运算结构.     

高效可配置FFT处理器的VLSI设计及其应用

针对正交频分复用通信系统中的快速傅里叶变换(FFT)处理器的硬件实现,提出一种高效可配置的VLSI结构. 在基于存储器的FFT架构基础上,采用一种双路并行处理的数据通路和一种有效的控制方案,节省了硬件面积并提高了系统运算的效率. 此外,对FFT的蝶形运算单元进行了优化,使其能处理多种运算模式.基于该结构的FFT处理器已应用于DVB-T/H系统中,并在SMIC 0.18 μm工艺下进行了逻辑综合、Layout以及功耗分析,等效逻辑门数为56 k,在20 MHz工作频率下功耗约为33.5 mW.与FFT结构相比,该结构有效地减少了硬件面积和功耗.     

FFT处理器的FPGA设计方法

本文阐述了FFT的原理及FFT处理器的结构，深入分析了算法实现过程中数据传输的特点，在一般的实现结构上做了改进，主要介绍利用FPGA及状态机设计方法实现FFT算法，给出了FFT处理器中每个模块的具体设计方法。     

Imagine流处理器上流的优化组织方法

流应用的特点以及传统处理器在处理流应用上的不足,使得支持数据并行的流处理器的设计成为当前体系结构研究领域的一个热点.文中针对Imagine流处理器体系结构的特点,提出了流分割和流压缩两种流的优化组织方法.模拟结果表明,流分割和流压缩使得流应用程序能充分利用Imagine的并行结构、流水结构和多级带宽存储结构,从而减少流程序的执行时间.     

一种基于FPGA实现的FFT结构

本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。     

LTE系统中转换预编码的设计及实现

在比较已有FFT实现方法的基础上,提出一种基于FPGA的通用FFT处理器的设计方案。这种FFT实现结构根据不同的输入数据长度动态配置成相应的处理器,可以支持多种基数为2、3、5的FFT计算,硬件资源得到了优化,处理速度及数据精度满足LTE系统中SC-FDMA基带信号的生成要求。     

基于FPGA的CORDIC算法的改进及实现

介绍了CORDIC算法的基本原理,分析了其具体计算方法。针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法。选用ALTERA公司CycloneII系列的EP2C35F672C6来实现整个FFT处理器,并对设计进行了时序仿真和硬件仿真。通过比较,计算结果与设计基本一致。     

基于存储技术的高速嵌入式处理器的设计与实现

SoPC(片上可编程系统,System on a Programmable Chip)在嵌入式系统中有着广泛的应用,通常用FPGA(现场可编程门阵列,Field Programmable Gate Array)实现.一类嵌入式处理器,例如小波变换处理器、压缩和解压缩处理器、FFT处理器,都可以采用基于存储技术的设计方法.FPGA的片内存储资源相对较少,如何有效地利用FPGA的片内存储资源实现高速的嵌入式处理器成为需要研究的问题.文中以FFT处理器为例说明这种方法的有效性,通过采用一种地址映射调度策略和两种无冲突操作数地址映射方式,减少了所使用的FPGA片内存储资源,提高了处理速度.该FFT处理器在实际系统中起到了关键作用.     

基于多核网络处理器的高效流管理技术研究

流管理功能在多种网络设备中具有基础性作用.随着报文流规模的增加,大规模流管理系统中流表添加、查询和删除的效率往往迅速下降,成为影响系统整体性能的瓶颈.针对该问题,提出一种在多核网络处理器上实现的采用两级hash表和冲突链表机制的流管理方法,一级hash表模拟专用硬件存储器,二级hash表模拟软件存储结构,当一级流表出现冲突时采用二级流表处理冲突,当二级流表出现冲突时采用冲突链表处理冲突.并基于多核网络处理器进行了模型开发与实验.实验证明,该模型具有易于实现,执行效率高的优点.     

X流处理器的研究与实现

比较了典型的MIMD和SIMD两种流处理器结构的优劣,给出了SIMD流处理器的一种实现方式,介绍了流处理器上的两级编程模式.研究表明,流处理器作为新型处理器,在很多领域都有其优越性     

基于FPGA的1024点高性能FFT处理器的设计

为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和性能评估结果表明本FFT处理器的有较高的性能。     

C870流处理器上的大型矩阵计算方法

C870流处理器采用三级存储层次、三级访问模式.其流处理结构特别适合于数据并行性好、全局数据重用较少的计算密集型应用.根据C870流处理器的软硬件结构,针对高度的浮点密集运算、海量数据元素并行计算的问题,本文提出使用计算来隐藏内存访问的延迟,从而提高存储系统的带宽.并首次提出了在C870流处理器上的使用芯片上共享内存(On-chip Shared Memory)的大型矩阵的计算方法,并用5000*5000和2000*2000的方形矩阵进行优化实验,实验结果证明了使用芯片上共享内存优化计算,可以使浮点性能提高7倍多.     

应用于时频分析的低功耗短时傅里叶变换处理器

提出了一个应用于时频分析的短时傅里叶变换处理器.为了克服已有的离散短时傅里叶变换算法和结构的缺点,给出了一种基于快速傅里叶变换阵列的新结构.根据实际需要提出了一种新的高频域分辨率的SDF(Single-path Delay Feedback)结构FFT单元,和传统的SDF结构FFT单元相比,反馈FIFO的深度和蝶形单元的数量都有所降低.再加上开发窗函数的对称性和适当合并硬件资源,与原始设计相比处理器的功耗降低了20%.使用中芯国际0.18微米工艺实现之后,系统工作时钟可以达到200MHz,即该处理器可以满足同样频率的采样信号的实时时频分析需求.     

基于CORDIC算法的高速基-4FFT处理器设计

针对目前数字信号处理中对高速傅里叶变换(FFT)的要求,进行了FFT算法研究,采用基-4算法来实现FFT处理器;设计了对称乒乓RAM结构,提高了FFT处理器的连续运算能力和运算速度;采用CORDIC算法代替复数乘法器,用移位加法实现了复数乘法运算,减小了系统资源占用,提高了系统速度,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度;采用AL-TERA公司FPGA进行了验证,仿真结果表明该FFT处理器最大工作频率可达168.86 MHz,能满足高速实时处理的要求。     

基于FPGA的FFT处理器的研究与设计

本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合.     

一种高性能超长点数浮点FFT加速器设计

快速傅里叶变换(fast Fourier transform,FFT)在数字信号处理中占据核心地位.随着高性能超长点数FFT需求的增长,数字信号处理器(digital signal processor,DSP)的计算能力越来越难以满足需求,集成FFT加速器成为重要的发展趋势.为了支持超长点数FFT,将2维分解算法推广到多维,提出一种可集成于DSP的高性能超长点数FFT加速器结构.该结构通过基于素数个存储体的无冲突体编址方法实现了 3维转置运算;通过递推算法实现了高效铰链因子生成;使用单精度浮点二项融合点积运算和融合加-减运算,对FFT运算电路进行了精细化设计.实现了对4G点数单精度浮点FFT计算的支持.综合结果表明:FFT加速器运行频率能够达到1GHz以上,性能达到640Gflop/s.在支持的点数和性能方面都较已有研究成果取得大幅提升.     

一种类数据流驱动的分片式流处理器体系结构及其编程模型

考虑到半导体工艺发展带来的线延迟问题,分布式、分片式的处理器结构变得很有吸引力.在传统流处理器中,流控制器发射的控制信号在传递时存在长线延迟问题.传统流处理器的运算簇由众多的功能部件组成,由于运算簇间的通信是集中控制的,运算簇间通信网络的线延迟可扩展性差.提出了一种分片式流处理器(TPA-PD)体系结构,它采用分布式的网络连接分片式的部件,避免了控制信号在传递过程中出现的长线延迟问题.在kernel级,TPA-PD使用类数据流的执行模型即显式数据流图执行,将指令间的依赖关系在指令中静态编码,把传统流处理器中运算簇间的集中通信变为动态发射、分布式的通信,利于结构扩展.解释了新的执行模型、指令集以及将流编程模型映射到新结构上.在时钟精确的模拟器上,实验分析了影响kernel级执行时间的软硬件因素,TPA-PD比传统流处理器在8个benchmark中平均获得了20%的加速比.     

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。     

FFT信号处理器

本文讨论了由TMS320C25实现的快速付立叶变换(FFT)处理器,该处理器硬件上采用双存贮结构,以满足实时要求,软件上采用循环式算法,片内执行,处理器与外部输入接口采用中断的方法。     

改进的多路基-24 FFT处理器设计

给出一种改进的基-24频域抽取FFT算法,基于该算法和SDF结构,提出改进的多路基-24 FFT处理器结构,通过复用常复系数乘法器,减少硬件消耗并维持吞吐率不变。基于改进结构设计2路256点FFT处理器,在SMIC 0.13 μm工艺下综合、布局和布线后的版图核心面积为1.12 mm2,最高工作频率为100 MHz。