一种适用于中频接收机的具有75dB动态范围的100MHz带通$\Sigma \Delta$调制器

本文介绍了一款适用于中频接收机的四阶开关电容带通$\Sigma \Delta$调制器,采样频率为100MHz。为优化谐振器的性能,文中提出了考虑运算放大器非理想特性后谐振器的传输函数。本文设计的调制器采用0.13-um标准CMOS工艺,在25MHz附近200KHz信号带宽内测得的SNDR和DR分别为68dB和75dB。调制器工作在1.2V电源电压下,总功耗为8.2mW。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

一种适用于DVB-T/H系统的自适应信道估计算法

提出了一种基于导频的自适应信道估计算法,该算法在最小平方误差(LS)算法的基础上采用两维插值方法估计出无线信道的频率响应:在时域上进行线性插值,在频域上根据系统软判决信噪比自适应地进行线性插值或维纳滤波插值。在地面数字视频广播(DVB-T)系统中的仿真结果表明,该算法具有较高的性能,而且在信噪比较高的情况下,它的复杂度很低,可以进一步应用于手持数字视频广播(DVB-H)系统中。     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

针对SoC系统的Cache攻击方法及建模分析

针对SoC平台,提出并实现了一种高效的基于Cache的AES旁道攻击方法.该方法利用AES软件运行过程中查找表操作泄漏的时间信息,结合AES算法前两轮的特征,快速确定攻击表与AES查找表间的映射关系,并最终恢复出全部128b密钥.基于此攻击方法,在充分考虑各种系统噪声影响的情况下,进一步提出了一种统计分析模型.该模型揭示了上述攻击方法的内在机理,并能够较为准确地估算攻击所需的最小样本数.该模型的重要意义在于不仅可以用来衡量特定SoC系统的抗攻击能力,同时为抗攻击研究指明了方向.     

密集多径信道下的IR—UWB跟踪环路的研究与设计

在脉冲体制超宽带(IR-UWB,Impulse Radio Ultra Wide-band)无线通信系统中,极小的定时误差会引起系统性能的极大衰减.为了解决这一难题,提出一种数模混合同步采样的适用于脉冲体制超宽带无线通信系统的锁时跟踪环路来减少定时误差,提高系统性能.采用最大似然估计的方法,得到跟踪环路中最重要环节一时间误差检测器的结构,基于该时间误差检测器完成整个跟踪环路的设计并通过分析该环路的S-Curve和定时误差方差得到了定性跟踪性能的数学分析和仿真.最后,在密集多径信道下面的系统仿真实验结果表明,当采用选择性Rake(SRake)接收机时,该跟踪环路能有效跟踪半脉冲周期左右的时间抖动,使系统的误码率性能有近三个数量级的提高.     

基于DTMB系统的大载波频偏估计方法

针对现有方法在大载波频偏条件下无法工作的问题,提出一种应用于国标数字电视系统DTMB系统的大载波频偏估计方法,利用国标系统中信号帧的结构特点,结合功率检测器,通过3个步骤完成载波频偏估计。与传统DTMB系统载波频偏估计方案相比,该方法具有更大的载波频偏估计范围。仿真结果表明,该方法在AWGN信道下最大可支持±400kHz的载波频偏,在AWGN信道和多径信道下均满足系统要求。     

CMMB系统的整数倍载波频偏估计方法

在中国移动多媒体广播(CMMB)系统中,发送端的加扰使基于导频相关的整数倍载波频偏估计方法无法正常工作。针对该问题,提出一种适用于CMMB系统的整数倍载波频偏估计方法。利用CMMB帧结构中特有的同步信号进行整数倍载波频偏估计,避免发送端加扰对频偏估计的影响。仿真结果表明,该方法在低信噪比、高多普勒频偏的多径信道下仍具有良好的估计性能。     

MIPS内存管理单元的设计与实现

设计MIPS32 4kc处理器内存管理单元(MMU),该模块对处理器地址进行合法性检查,并按照不同的地址空间对虚拟地址进行静态或动态映射。在硬件上采用三级流水线方式实现JTLB,并为处理器指令端口和数据端口设计相应的快表以提高TLB的查询速度。MMU与总线接口模块的时序采用简化的AMBA协议,与处理器进行联合调试并运行Linux操作系统,同时在功能上通过FPGA验证。该模块经过DC综合后,面积约为32K等效逻辑门。     

一种通用的低成本QC-LDPC码译码结构

提出一种通用的QC-LDPC码译码器架构.该架构采用一种特殊的绑定结构和一个可配置的循环移位网络,实现了多码率变码长的LDPC译码,可以应用在多标准数字通信系统中.同时,该结构使存储单元的利用率提高了13倍.提出的可配置数据交换网络可以使存储单元和运算单元之间的连线规则化,降低了连线复杂度.基于该结构,本文实现了符合中国数字电视地面传输标准DTMB中LDPC译码器,在SMIC0.18um标准COMS工艺下,芯片面积约为8mm2;在时钟频率50MHz,迭代次数15次,8比特量化的条件下,吞吐率可达91Mbps.