快速实现基于AMBA 3AXI协议的设计

基于AMBA 3 AXI协议进行高性能SoC设计的最大障碍是综合IP和验证IP的可用性,以及在最短的时间里有效创建复杂架构的能力。DesignWare针对AMBA 3AXI协议的IP解决方案提供了3个主要的必需组件,包括综合IP、验证IP和使用Synopsys coreAssembler工具的自动化子系统集成方法。这3个组件的结合使设计者减少了花费在下一代基于AMBA 3 AXI协议的高速设计上的设计和验证时间。     

硅谷技术学院芯片设计课程采用SpringSoft Laker软件

电子设计自动化领导厂商SpringSoft宣布,著名的硅谷技术学院正式采用SpringSoft的Laker全定制IC设计版图系统为其IC设计训练课程的使用软件。Laker全定制IC设计版图系统将协助SVTI之IC设计者克服下一代更复杂的半导体产品的挑战。     

Synopsys与华虹NEC共同推出参考设计流程

随着中国IC产业的快速发展,IC设计厂商需要它们的Foundry厂商能够达到高产能并拥有设计流程的灵活性。为满足这些需求,Synopsys公司与上海华虹NEC电子有限公司针对华虹NEC0.25mm芯片生产线,为共同的用户一起开发并推出了新一代的参考设计流程。这一经验证的流程基于SynopsysGalaxy设计平台和华虹NEC的I/O和0.25mm标准单元库。设计者可以从华虹NEC得到设计流程,而且马上就能够开始使用Synopsys基于顶级设计工具并经过验证的方法,从而帮助他们解决复杂SoC设计中时序收敛方面的挑战,缩短设计周期,更快地达到量产。这个已完成的RTL…     

扩大ARM SOC的验证覆盖缩短仿真时间

验证复杂的SoC设计要耗费极大的成本和时间。据证实，验证一个设计所需的时间会随着设计大小的增加而成倍增加。在过去的几年中，出现了很多的技术和工具，使验证工程师可以用它们来处理这类问题。但是，这些技术中很多基于动态仿真，并依靠电路操作来发现设计问题，因此设计者仍面临为设计创建激励的问题。     

以产品服务企业 以技术占领市场--Verisity新一代验证方案

随着IC设计规模以的扩大,设计的复杂程度越来越大,伴随SOC的大量出现,对产品市场化速度的要求也日益加快。在整个IC设计领域中,60%-70%的时间会花费在验证方面,验证成了众多的设计公司最为关注的问题,也是最难解决的问题之一。从设计工程师及验证工程师在设计公司的比例1:1.3,已充分说明了验证在整个设计过程中的重要性。如何提高设计水平,提高设计的品质,缩短设计的开发周期,如何在设计伊始尽可能的保证设计的正确性,是困扰当今每一个设计工程师的首要问题。验证的完整性以及如何缩短验证的时间是每一个设计和验证人员最关心的问题,验证…     

IP核再使用的十大注意事项

知 识产权设计模块（ＩＰ）的再使用是设计人员 赢得迅速上市时间的主要策略，因为现在留给设计者完成诸如蜂窝电话和Ｉｎｔｅｒｎｅｔ路由器等热门ＩＣ设计的周期只有３个月。设计者还需面对这样一个严酷的现实，即ＩＣ的复杂度以每年５５％的速率递增，而设计能力每年仅提高２１％。 为系统设计者专门制作的再使用ＩＰ弥补了这方面的不足。再使用既为ＩＰ建立者，也为系统设计者提供一种共享最佳ＩＰ核和主导模块的方法。系统设计者的主要任务是在规定的周期时间内研发出复杂的设计。这只有采用新设计方法和完全不同的芯片设计理念才能完…     

可验证性设计方法大幅提升设计品质和验证效率

要解决当前验证中存在的核心问题,必须采用可验证性设计方法,它是一种全面的、架构化的设计和验证方法,目的在于推动用于下一代IC设计的验证解决方案。     

IC设计复杂化加剧：先进验证方式重要性倍增

虽然目前的IC设计持续以惊人的速度复杂化,但设计者仍然希望可以通过先进的验证工作提高工作效率.所谓的先进验证工作便是将测试平台自动化(Test-Bench Automation)和正式属性检测(Formal Property Checking)两功能添加到功能验证(Functional Verification)的流程之中.本文将主要探讨其中的基本概念、价值以及使用方法,进而帮助读者了解.     

利用S2C Stratix IV TAI LM进行SoC原型验证的方法学

FPGA原型验证是一种在FPGA上搭建SoC和ASIC设计原型的方法学,可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。在FPGA上搭建SoC和ASIC设计原型已经成为验证硬件设计和早期软硬件协同设计的主流方法学。现在的设计者都已经认识到了FPGA原型验证的重要性,但是设计者在进行FPGA原型验证的时候常常要面临许多挑战和困难.     

设计与测试间的桥梁加速了产品的上市

对集成电路（IC）的制造商来说，当今先进的设计和制造能力为创造功能和性能空气强大的芯片提供了巨大的潜力。 然而，设计和测试间存在已久缺口正严重限制制造商快速量产的能力，从而无法实现收益和利润最大化。更严重的是随着IC设计人员使用更复杂的设计方法和更先进的工艺技术，这一缺口还在继续加大 。 过去各公司填补这一缺口的尝试都不曾成功过 ，因为他们的方法是针对问题的不同部分分别寻找答案。面对这些挑战， 一些领先的组织转向采用复杂的软件与有成本效益的测试硬件相结合的方案，这种方案可以为从设计到样片验证并最终进行…     

CPF在低功耗设计验证中的应用

为了延长电子便携式产品的电池使用时间,降低设计功耗变得越来越重要.在IC设计流程中,多种电源管理技术逐渐被应用,如clock gating,MSV(Multiple Supply Voltage),PSO(Power Shut Off).然而这些低功耗技术的引入,对验证工作带来了很大的挑战性.     

提高1Chip自动版图设计集成度的方法探讨

版图设计是IC设计中非常关键的一步。为了降低产品的成本，就需要在版图设计中提高设计的集成度，从而减小芯片的面积。而要做到这一点，除了更好地运用自动工具外，更重要的是发挥设计者的智慧才能，宏观上作好1ayout设计的“前奏”——1ayout布局，微观上考虑如何更充分地利用每一寸空间。本文就如何提高lChip版图设计的集成度进行了探讨。     

新一代验证加速技术

为什么需要验证加速技术验证是SoC设计不可缺少的环节。对SoC设计工程师的调查显示,验证已经占到IC设计总时间的70%以上。快速有效的验证不仅可以缩短设计周期,更重要的是可以减少芯片重新设计(re-spin)或修正(ECO)的时间,从而加速上市时间(time-to-market)。然而,随着SoC设计规模的扩大,设计复杂程度的提高,验证鸿沟(verification gap)正在加大。虽然计算机运行速度大幅度提升,然而传统的软件模拟仍然越来越不能满足速度的要求。并且由于重新设计和芯片修正成本随着工艺水平提高大幅度增加,一次流片成功对验证向量覆盖率(verification…     

硅锗：快、安静且强大

CMOS（互补金属氧化物半导体）工艺一贯能给半导体业带来惊喜。CMOS价格下跌而速度增加，这种局面主要有利于数字IC设计者。数字IC设计者不关心器件是运行在1v还是更低电压上，只要它有足够的SNR（信噪比），能将“1”和“0”区分开来。另一方面，模拟设计者则要花大量时间，对纯模拟信号或混合信号器件的选择作出权衡。细线宽CMOS的一个重要问题是它昂贵的掩模组。     

IIC总线在移动智能终端领域中的应用

本文介绍了IIC总线的优势,结合智能机设计的发展趋势,重点论述了如何使用IIC总线实现越来越多的传感器等IIC设备之间的正确区分和访问,IC厂商和手机设计者如何使用可配置地址解决设备地址冲突问题,以及在实际应用过程中,如果使用辅助中断来解决IIC总线一主多从模式下从机无法主动上报信息的问题.     

C^＊SOC——自动化的SoC仿真验证平台

SoC(片上系统)是IC设计的发展趋势，仿真与验证是芯片设计中最复杂、最耗时的环节之一，实现仿真与验证自动化是芯片设计研究的重要方向。本文首先分析了在SoC设计中存在的一些困难，提出芯片设计需要SoC设计平台的支持，在分析目前设计平台的基础上，推出一个功能强大、自动化程度高的仿真验证平台——C*SOC。最后总结全文并展望SoC设计验证平台的发展方向。     

芯片设计的一次性成功

由于成本提高和产品周期缩短，芯片开发者正致力于芯片设计的一次性成功。在芯片的设计过程中，制造商正在使用一些方法帮助设计者理解和实现面向制造(DFM)的设计技术。他们具备芯片效果、工艺细节、制造成本方面的知识，能够给设计者提供指导，帮助设计者提高产量并降低芯片成本。     

IP核互连策略及规范

随着超深亚微米工艺的发展,IC设计能力与工艺能力极大提高,采用SoC（System on Chip）将微处理器、IP核、存储器及各种接口集成在单一芯片上,已成为目前IC设计及嵌入式系统发展的趋势和主流。为减少设计风险、缩短设计周期、更集中于应用实现,设计者越来越多的采用IP核复用。在此推动下,IP核互连技术及片上总线（On—Chip Bus）得到迅速发展,反过来它们又对IP核的设计、校验、重用及IP核有关标准的制定也产生了深远的影响。     

Path-Based静态时序分析方法

随着半导体特征工艺尺寸的缩小,IC芯片的物理参数和电学参数的波动越来越明显,特别是在高速芯片的设计中,那些满足简单功能性验证的芯片,就有可能由于时序的不满足导致厂商莫大的损失.重点在于给芯片设计者一个简要的静态时序分析(Static Timing Analysis简称STA)的概况.通过一个简单的例子,主要阐述了:面对伴随着半导体工艺特征尺寸缩小而来的时序问题,STA各自不同的分析算法及其对分析结果的影响;以及真正设计过程中如何借助EDA工具与约束文件实现这样的算法.期望给予所有的IC设计者关于STA的一个大致了解.使得其在整个设计过程中都能够考虑到时序问题.并且使用合适的分析算法,从而有效提高芯片的良率.     

齐纳二极管调整器设计

IC电压参考很受电路设计者的欢迎，因为它们不仅精确而且飘移很小。在今后的一些专栏文章中，将陆续讨论三种IC电压参考：埋人式齐纳二极管、带隙及XFET。当您用齐纳二极管进行参考设计时，由于齐纳二极管相对较简单，因此可用它来演示设计过程，而使用中的问题会让您庆幸有IC电压参考。电路指标为：VCC=30V±10％、8．445V≤VRFF≤9．555V、ΔVREF≤200mV、100kΩ≤RLOAD≤200kΩ及0℃≤TA≤80℃。