LDPC码在深空通信中的兼容编码技术

信道编码是提高卫星通信数据传输链路可靠性的关键技术,空间数据系统咨询委员会(CCSDS)标准推荐了1组适用于深空通信的低密度奇偶校验(LDPC)码。针对卫星通信信道的不同需求,设计了1个可以实现CCSDS标准中推荐的适于深空通信的所有LDPC码编码的兼容编码器,从而节省星上硬件资源,提高星载的可靠性和可移植性。利用VHDL语言在FPGA上实现了该编码器,通过仿真验证,表明该编码器在大大节省硬件资源的同时,能够正确完成编码。     

面向CCSDS标准的Turbo码的研究与仿真实现

Turbo码是一种性能优异且高效的信道编码方式,被空间数据系统咨询委员会(CCSDS)推荐为深空通信中可采用的信道编码方案之一。分析了Turbo码的编码和译码的基本原理,基于CCSDS给出的深空通信标准,设计并实现了Turbo码的编码和译码过程。通过Matlab软件仿真测试,初步探究了译码迭代次数、码率、译码算法等因素对误码率性能的影响,并对仿真结果进行了分析。     

高效低功耗低并行度LDPC编码方法

低密度奇偶校验码(LDPC)是最接近香农极限的纠错码之一,具有优良的性能且被国际通信标准组织广泛采纳为信道编码。CCSDS推荐使用LDPC码作为近地空间和深空探测的信道编码方案。该文提出高效,低功耗,低并行度的LDPC编码方法。该方法通过采用插0和改变循环矩阵的结构实现了对CCSDS标准中推荐的校验矩阵子矩阵大小为奇数的LDPC码的低并行度编码。通过分析编码过程,提出了只对输入信息中的1有效信息位进行编码的方案,减少了编码中移位寄存器的移位次数,大幅度地降低了编码器功耗。文中采用FPGA实现了(8176, 7154)78LDPC码的编码器,结果显示在硬件开销略有增加的情况下,编码功耗大幅度下降,编码速率接近低并行度编码方案。     

CCSDS标准Turbo码编码器的FPGA设计与实现

Turbo码因其具有优异的编译码性能而成为国际空间数据咨询委员会(CCSDS)建议的卫星通信和深空通信编码标准。针对CCSDS标准Turbo码结构,设计了支持多码率、多帧长的优化编码器FPGA实现结构并在Altera StratixⅢ系列FPGA芯片上进行了验证,在资源占用很小的情况下达到了100 MHz以上的处理速率,该编码器已应用于某卫星上实现10 Mbit/s以上速率的数据编码。     

基于CCSDS规范LDPC码的FPGA实现

低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,但目前卫星数传系统主要采用RS+卷积级联编码,为此,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)的LDPC码编码是必要的。介绍了基于CCSDS规范的LDPC码,包括校验矩阵形式和生成矩阵形式。依据(8 176,7 154)LDPC码的矩阵结构,分析了矩阵信息的存储设计。在FPGA上实现了LDPC码串行编码,并详细介绍了编码过程。结合吞吐量的因素,实现了LDPC码并行编码。     

符合CCSDS标准的动态可重构LDPC编码器的FPGA设计

CCSDS标准的LDPC生成矩阵具有分块循环特征,并且各种码率的生成矩阵的校验部分都可以分解为8×x的形式,提出利用CCSDS标准的LDPC的特点设计动态可重构LDPC编码器。首先提出了LDPC编码器码速率重构的4种模型,然后分析了功能重构的关键技术模块,最后对码速率重构进行了仿真,并对仿真结果和综合结果进行了分析,结果与理论分析一致。     

基于DSP的LDPC码通用快速编码器设计

针对CCSDS 131.1-O-2中给出的一类适用于深空通信的准循环LDPC删余码进行研究,分析了两种常见的编码算法的复杂度,改进了"贪婪算法",并提出了一种新的矩阵压缩方法,该方法较大地降低了编码复杂度,并且适用于所有LDPC码。最后,基于TMS320C6416 DSP平台,在两种编码算法下实现了LDPC码的高速编码,最高编码速率可达100 Mbit/s。     

基于反熔丝FPGA的LDPC编码器设计

为提高在复杂空间环境下卫星数据下行传输的可靠性,研究了LDPC编码器在反熔丝FPGA的设计实现方法。比较了反熔丝FPGA相对于其它载体的优缺点,介绍了CCSDS推荐7/8码率LDPC码的编码算法,给出了编码器工作原理、实现框图和核心编码电路,仿真和测试结果证明了编码器设计的有效性。     

动态自适应低密度奇偶校验码译码器的FPGA实现

在复杂深空通信环境中,自适应能力的强弱对低密度奇偶校验(LDPC)码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB-S2标准LDPC码译码器各功能模块的IP化设计,将动态自适应理论参数化映射到各功能模块中,实现动态自适应LDPC码译码器的设计。基于Stratix IV系列FPGA的验证结果表明,动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时,单译码通道可以保证译码数据信息吞吐率达到40.9~71.7 Mbps。     

LDPC译码器信道似然比信息存储模块优化设计

以CCSDS(太空数据系统咨询委员会)标准中1/2码率的LDPC码为例,分析了低密度奇偶校验码(LDPC)译码算法的特点,提出了在译码器的FPGA实现中采用乒乓操作的设计方法,优化译码器信道似然比信息存储模块结构,交替接收两帧数据,使译码器不间断地工作,提高了硬件资源利用率,使译码器的吞吐量增加一倍.