几类基于组合设计的新的择多逻辑可译码

择多逻辑译码是实现最简单的一种译码方法,具有很高的译码速度且便于并行处理,因此,是一种适合于高速计算机应用的译码技术。本文提出几类基于组合设计的新的一步择多逻辑可译码,并且给出了译码器结构。     

基于MHC快速译码算法的译码树的构造方法

在传真通信中需要对数据进行压缩后再发送。一维改进的Huffman码（MHC）是在传真通信中使用较多的一种压缩编码。MHC的译码算法和快速译码算法都是通过构造译码树实现译码,但将译码树的码表应用到线性地址空间上时,都存在一定程度冲突,从而会对译码速度产生影响。文中通过对MHC快速译码算法的分析,提出了一种新的译码树构造方法,实现了在线性地址空间上对译码树的构造,并解决了原方法中的冲突问题。     

一种改进的最大似然软判决译码

本文提出了一个基于Dijkstra's算法(DA)的线性分组码最大似然软判决译码(SDA),与已有的译码方法相比,SDA译码具有新的特点(1)采用新的度量函数,使计算更简单;(2)采用更有效的搜索算法——DA算法,实现最大似然软判决译码;(3)建立错误图样的广义门限,进一步加快译码速度.模拟表明,与其它软判决译码算法相比,该译码算法在保持最优译码性能的同时,能明显地提高译码速度.同时指出采用非最佳信号形式会导致性能损失近3dB.     

基于FPGA的传真译码电路设计与实现

在深入分析传真译码原理的基础上,提出一种新的构造一维改进的Huffman码码表的方法,并根据FPGA的特点,构造出了黑白译码表。同时,基于ALTERA公司的Cyclone系列器件EP1C20F400C7开发板,实现了该传真译码电路。文中的译码电路构造新颖,结构简单。实际测试表明,该电路稳定性、译码速度、集成度都有显著提高。     

Golay码的一种新译码算法

本文提出(24,12)扩展Golay码的一种新的译码算法,并证明其实现了最大似然译码。与现有的译码算法比较,本文的译码法有许多优越之处。同时它还可以推广到其它具有良好代数构造的分组码的译码。     

基于FPGA的Viterbi算法改进及其实现

为了在不改变译码效果的条件下,达到提高译码器的译码速度的目的,对传统的Viterbi算法的实现方法提出了两点改进：简化分支度量计算和复用加比选单元分组。FPGA实现以后显示,在获得同等译码性能的条件下,新的实现结构比改进前仅仅多耗费了可以忽略的资源,却可以达到接近原结构3倍的吞吐量和接近2倍的最大系统工作频率。     

高约束度卷积码的一种译码方法及其性能

本文提出了高约束度卷积码的一种新的译码方法──状态扩展（ＳＳＤ）方法。该方法先将译码状态扩展一倍，再用最大似然维特比译码原理进行译码，目的是通过增加储存量来减少运算量。ＳＳＤ方法度量值迭代简单，判决输出方便。文中以约束度分别为Ｋ＝７和Ｋ＝９的两种卷积码为例，讨论ＳＳＤ译码方法、性能及用ＤＳＰ器件的实现问题，并得出了几个结论。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

一种提高LDPC译码器吞吐率的译码算法

为了设计高效的LDPC译码器,结合准循环结构LDPC的校验矩阵H的规律性、乘性修正最小和译码算法不需要估计信道质量的特点和部分并行译码实现复杂度低的特点,介绍了一种新的译码算法——交迭的部分并行译码算法,这种译码算法相对于采用部分并行结构的BP译码算法,不但降低了硬件实现的复杂度,减少了存储资源的开销,而且提高了译码器的吞吐率。     

一种以备份信息为基础的译码新方法

提出了一种新的译码方法———"备份信息"译码方法,该方法在编码的"备份信息"全集中适当选取子集并加以组合,最终形成判决量进行译码。此方法在保证误码率基本不变的情况下大大减少了译码复杂度。计算机仿真表明这种译码方法在短码译码上有较好的性能。     

(2,1,7)卷积码Viterbi译码器FPGA实现方案

移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。     

一种低复杂度STBC译码算法

根据逐级QAM(Quadrature Amplitude Modulation)调制方案提出了广义干扰抵消的思想,并根据STBC(Space-TimeBlock Coding)系统传统的最大似然(ML)译码算法,提出了一种基于逐级解调思想的低复杂度STBC译码方法。在分别采用64QAM和256QAM调制方式下,新的译码算法比传统的ML译码算法的复杂度分别降低了90%和97%以上。同时,用理论和仿真结果证明了该译码方法达到了ML的译码性能。因而,这种新的译码方法在没有性能损失的前提下降低了译码的复杂度。     

一种高效咬尾卷积码译码器的设计与仿真

介绍了咬尾卷积码的最优和次最优译码算法的实现细节,给出了采用新的蝶形图计算方法和环形内存来节省硬件资源的实现方法,最后给出了次最优算法在FPGA上的实现结果。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

一种BCH码的新型译码方法及其FPGA器件实现

介绍了一种新型的BCH码的译码方法,并给出了该译码算法的FPGA器件实现方法。与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、体积小、性能稳定等特点。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

RBFN实现分组码纠错译码的研究

本文提出了一种用RBFN实现分组码纠错译码的新方法。该方法不需要对网络进行训练,只需将码字嵌入RBFN中就构造出一个完善的译码器。在高斯噪声信道下,使用这种方法可以实现最大似然译码。RBFN译码克服了用多层感知器译码存在的训练时间长,译码性能受训练因素影响大等缺点。     

新颖的低延迟并行Turbo译码方案

为了减小MAP类算法因迭代和递推计算引起的译码延迟,提出了一种新的降低延迟的并行译码方案.新方案的关键是设计新型的无冲突(CF,collision-free)交织器,在对CF准则分析之后,利用滑动窗的思想,提出了基于窗的CF交织器设计准则和一种实现方法,新CF交织器可以立即使两级SISO处理器之间传递的外信息作为彼此的先验信息用于下一次分量译码以减小译码延迟.最后仿真验证了新并行译码方案的误比特性能.     

一种BCH码的新型译码方法在TPS信息提取中的应用

针对DVB-T数字电视接收机中TPS信息提取使用的BCH(127,113,t=2)码的(67,53,t=2)缩短码提出了一种新的译码算法,并给出了DVB-T接收芯片中应用该译码算法的TPS信息提取模块的FPGA实现.该算法与传统的BCH译码算法相比,它可同时纠正随机和突发错误,提高纠错能力,并且具有译码速度块,硬件实现复杂度低等优点.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.