爱捷特RIVA TNT2显卡

目前,由爱捷特推出的RIVA TNT2显卡,由于使用了当今最快的128位、3D图形处理芯片Nvidia RIVA TNT2,其数据传输率高达900M/秒,其突出的3D/2D性能表现,32位真彩色渲染效果,为发烧友再现逼真绚丽的图像。爱捷特RIVA TNT2采用32位多纹理图像管道结构,经优化的AGP4X数据接口和32位2缓冲区在每个工作周期能处理2帧图像;具有32MB SDRAM显示内存,该内存操作时钟为150MHz,其显示分辨率达到了目前最高的2048×1536;同时提供数字平面控制面板(DFP)功能以及高质量的视频输出,即使在普通电视机上也能达到1280     

超强的3D性能 艾尔莎影雷者925ViVo

影雷者925 VIVO显卡采用GeForce4 Ti4600显示芯片,核心速度为300MHz,配备了韩国三星128MB DDR显存(2.8ns),显存频率最高可达650 MHz,显存带宽达到10.4GB/s,对DirectX 8.1、DirectX7、以及OpenGL完全支持,将3D性     

劲驹经济型显卡 黄色炸药

这是劲驹出品的黄色炸药系列中,使用Riva TNT2 M64的产品,配备32MB显存,采用AGP4x/2x总线接口。芯片核心时钟频率为125MHz,内存时钟频率为150MHz,RAMDAC达300MHz。而根据nVIDIA的设计,Riva TNT2M64依据其芯片组的能力,要比RivaTNT2减少了部份的功能。     

2.5Gb/s SDH/SONET通路终结芯片设计

设计了一种2.5Gb/s同步光纤网络SDH/SONET中通路终结处理器芯片.采用双向4路总线流水线结构,77.76MHz的系统时钟,可实时处理2.5Gb/s的SDH/SONET数据,终结处理后输出TUG-3/VTG信号.包括通道告警、信号失效检测、性能监测和通道跟踪等.支持STS-48/STM-16、4路STS-12/STM-4和4路STS-3/STM-1的处理.     

HEVC标准中整数变换的FPGA实现

新一代视频编码标准(High Efficiency Video Coding,HEVC)中整数DCT编码支持大小从4×4到32×32的TU块,运算量巨大。通过优化MCM单元来减少运算量,通过硬件电路复用来减少硬件资源消耗,同时使用转置模块来加速流水线,并且能适应各种不同大小的TU块。实验代码通过Verilog HDL编写,并在Altera Arria GX EP1AGX90EF1152C FPGA上综合。结果表明,该结构等待时延最多为32个时钟周期,每个时钟周期能处理32个采样点,在184 MHz的时钟频率下,能实时处理60 f/s(帧/秒)的UHD(Ultra-High-Definition 7 680×4 320)视频信号。     

基于LVDS的高速数据交换引擎IP核设计

设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s).     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

适用于嵌入式应用的多线程顶点处理器设计

针对嵌入式应用中三维图形渲染的要求,设计了一款可编程的多线程顶点处理器.该顶点处理器采用单指令多数据结构,一条指令能够同时处理4个单精度浮点数,并采用多线程技术,支持4个线程并发执行,能够有效地减少发生数据写读冲突时的停顿周期数,提高了处理效率.相对于单线程结构,4线程顶点处理器在较小的硬件开销下,可以实现2.1～2.8倍的性能提升.该顶点处理器支持OpenGL ES 1.1和Vertex Shader Model 1.1,在90nm CMOS工艺库下可实现频率为200MHz,性能为50Mvertices/s.     

H.264/AVC中并行通用变换结构设计

提出了一种用于H.264/AVC编解码器的通用并行变换结构,并利用Verilog语言进行了电路设计.该并行结构主要包含4个移位器和16个累加器,可以完成H.264/AVC中的全部4×4变换,包括4×4哈达马变换和4×4离散余弦变换和反变换,能够达到每个时钟周期处理一个像素点的速度.使用SMIC 0.18 μm工艺对该并行结构进行了综合,电路面积为3757门,工作在100 MHz时钟频率下的关键路径为10.3 ms.     

2.5Gb/s SDH/SONET传送开销处理器芯片实现

设计了一种2.5Gb/s同步光纤网络SDH/SONET中传送开销处理器芯片.采用双向4路总线流水线结构,77.76MHz的系统时钟,即可实时处理2.5Gb/s的SDH/SONET数据.支持STM-16、4路STM-4和STM-1的再生段开销和复用段开销处理以及STS-48、4路STS-12和STS-3的段开销和线路开销处理.采用TSMC 0.13μm工艺流片,电路规模约48万门,技术指标符合ITU-T标准.     

产品

通用IC赛普拉斯提供高密度同步SRAM样品赛普拉斯半导体公司(Cypress)新推出的高密度、6晶体管72Mb同步SRAM样品, 采用尖端的90nm RAM9工艺技术,无论是管线结构还是涌流结构都有3.3V和2.5V BGA、FBGA或TQFP等多种封装形式供用户选择。采用管线结构的器件支持高达250MHz的时钟速率,提供高达9Gbps的带宽,初始等待时间为一个时钟周期;具有涌流结构的产品支持133MHz时钟速率,提供高达4.8Gbps的带宽,初始等待时间少于一个时钟周期。此外该新品还支持标准同步架构和NoBL(零总线等待时间)架构。适用于交换、路由、基站和数据存储等高…     

AVS解码器帧内预测并行自适应硬件实现

分析了AVS标准帧内预测的各种模式,在对各模式计算公式相似性进行分析的基础上,针除平面模式之外的其他5种预测模式提出了一种自适应的并行处理模块,可高速计算预测像素值,在各种模式下处理完整的8×8块最少一个需时钟周期,最多6个时钟周期,缩减了电路面积,简化了控制逻辑.处理能力达到AVS标准1920×1080,30 f/s(帧,秒)的高清视频要求.     

8通道14位60MHz电流舵型D/A转换器

以电流舵型D/A转换器为核心,设计了一个8通道14位60MHz D/A转换器。采用三段电流源(5+4+5)结构的核心D/A转换器单元,有效地保证了转换器的精度和速度;利用电荷泵锁相环进行时钟倍频和多组时钟信号的相位同步,确保电路动态性能;通过输入级引入失调来获得具有迟滞特性的低压差分信号(LVDS)接收器,实现了840 Mb/s高频数据接口功能。电路采用CMOS工艺,在60MHz时钟频率,2MHz模拟输出频率下,功耗小于1 W,无杂散动态范围大于72dB。     

新品发布

集成电路I n t e g r a t e d C i r c u i t s带2.8GHzVCO的14通道时钟发生器AD9516系列时钟发生器集成了一个整数N分频的频率合成器、两个参考输入端、一个压控振荡器(VCO)、可编程驱动器、可调延迟线和14个时钟驱动器,包括LVPECL、LVDS和CMOS输出。该系列的每款器件都具有6个LVPECL输出,工作频率可高达V C O最大速率,还有4个或8个输出端可用来设置LVDS(最多4路输出)或者CMOS(最多8路输出)的幅度。在LVDS模式下,输出工作频率达1GHz,在CMOS模式下输出工作频率为250MHz。ADI电话:021-5150-3000http://www.analog.co…     

数据加密引擎

随着通信技术的发展,数据加密变得越来越重要.由于数据加密要进行大量的运算,如果用软件来实现的话,速度太慢.因此我们用ASIC技术设计了DES加密芯片.DES有许多不同模式,该引擎实现了DES最重要的几种加密模式.我们用0.5 μ m的CMOS工艺来实现,完成一次加密需要16个时钟周期,100MHz时钟频率下,最高可以达到400Mb/s.     

通信与计算机

幻雷者980SE蓄势待发艾尔莎(ELSA)采用Radeon 9800SE芯片的幻雷者980SE显示卡,搭载128bit位宽的128M高速显存,提供两个VGA输出接口和S-VIDEO接口,核心/显存频率分别为325 /500MHz, 拥有4条像素渲染流水线,且其提供的对DirectX9.0、OpenGL API、8X全屏幕反锯齿的完整支持,大幅提升了画质。此外,幻雷者980SE通过拥有的S-VIDEO端子和复合视频端子,可连接液晶显示器、TV或投影机,支持双屏幕功能,从而,玩家可以自由选择显示界面。www.3qu.comAC’97八声道高阶音讯转换芯片ALC850瑞昱半导体公司 (Realtek)开发的全球第一颗支…     

一种高精度时钟同步电路

本文提出了一种基于交错延迟单元和动态补偿电路的高精度时钟同步电路结构,HPSC,并 可用在对时钟要求较高的大规模分布网络中。此电路采用了基于SMD的粗调结构和动态补偿 电路的细调结构,可在两个时钟周期内完成粗调并在接下来三个时钟周期内完成细调,其误 差小于3.8 ps。本电路使用SMIC 0.13 μm 1P6M 工艺设计并实现,供电电压1.2 V。其输入 频率为200MHz-800MHz,占空比为20%-80%,有效面积 245μm×134μm,功耗为1.64 mW@500MHz     

一种低功耗快速锁定简易锁相式频率合成器

采用0.5 μm CMOS工艺,设计了一种简易锁相式频率合成器。采用“类锁相环”结构,在传统锁相环频率合成器的基础上,去除了电荷泵和低通滤波器。利用鉴频鉴相器的输出结果作为开关信号,控制压控振荡器的工作状态,使压控振荡器的输出信号在第N个周期返回鉴频鉴相器后立即被关断,直到下一个参考时钟周期来临。分析了电路的结构和工作原理,并对每个模块进行了理论分析。该频率合成器能够快速地产生固定的时钟频率,具有结构简单、功耗低、锁定时间短等优点。仿真结果表明,输入参考时钟为4 MHz时,该频率合成器的输出频率为15.96 MHz,功耗为2.96 mW,锁定时间小于1 μs。     

并行化改进遗传算法的FPGA高速实现方法

为提高硬件运行速度和资源利用率,利用硬件并行化的思想改进传统算法的处理模式,将遗传算法传统实现方法的控制部分分解到各模块内部,按照流水线模式,应用现场可编程逻辑门阵列(FPGA)高速实现。综合后时钟频率达到137.08 MHz,演化1代需64个时钟周期,即0.467μs。实现结构节约硬件资源,效率高,使大规模遗传算法的高速硬件实现成为可能。     

铅笔神话的延续--Radeon 8500LE超频至Radeon 8500

时钟速度 Radeon 8500现在已经推出来好几个月了,它的驱动一直在完善,唯一惹人烦的事情是ATI所采用的市场策略.其零售版本镭8500核心与显存频率均为275Mhz,这是ATi标在包装盒上的规格数据.不过LE/OEM还有第三方厂商生产的(第三方OEM和/或零售版)的相关时钟却在250Mhz或者甚至更低的230MHz,这些显卡包装盒上有着Powered by ATi的标贴.