一种可编程、可扩展的新型模式识别模糊处理器

本文提出了一种可编程、可扩展的新型模式识别模糊处理器.在该处理器中,隶属函数可以根据需要进行编程,以满足不同应用场合的要求.另外,处理器芯片在规模上可以很容易地进行扩展应用,提高了处理器的灵活性.我们采用单层金属、单层多晶的2μm N阱标准数字CMOS工艺成功地制作了该模糊处理器中的核心单元电路芯片.     

PSoC 4的首批两个系列芯片量产

PSoC 4可编程片上系统架构产品中的首批两个系列的芯片(PSoC4100和PSoC4200)现已量产上市。PSoC 4100系列是基于ARM的最低成本的PSoC,将PSoC的灵活性和高集成度引入对成本敏感的大批量生产的产品。PSoC 4200系列拥有速度更快的处理器,更高的ADC采样速度,以及基于PLD的增强型通用数字模块(UDB)。PSoC4可编程片上系统架构将赛普拉斯一流的PSoC模拟和数字架构以     

Lattice高密度可编程逻辑器件（HDPLD）

Lattice公司研制的pLSI(programmable Large Scale In-tegration)系列芯片和ispLSI(in-system programmablel LargeScale Intergation)系列芯片是一种新颖的可编程逻辑器件.它们既有可编程逻辑器件(PLD)的性能和特点,又有现场可编程逻辑阵列(FPGA)的高密度和灵活性.其最高运行速度可达135MHz,集成密度达14,000PLD门,可谓是世界上速度最高、集成密度最高的可编程逻辑器件.     

可编程FFT处理器的实现方法

本文主要介绍用微程序设计方式组织和设计FFT处理器,从而获得可编程FFT处理器。同时讨论了用高速位片实现的可编程FFT处理器的结构和原理.这种处理器与采用硬件实现的一般FFT处理器相比,具有速度快.灵活性强、结构紧凑、体积小、成本低等优点.     

精心雕琢“钻石”系列——Tensilica进军标准处理器内核市场

可配置处理器内核具有显著的灵活性,使设计者能够自由配置、扩展处理器的存储、外围设备和特殊功能,可以在设计中增加可编程能力和灵活性.标准处理器内核则简便易用,具有开发周期短的优势,适用于应用广泛的设计需求.两者各有其优势,适合不同设计领域的需求.一贯致力于可配置处理器内核领域的Tensilica近日一举发布6款现货供应的标准处理器内核,向更广阔的市场迈开步伐.从将该系列产品命名为"钻石"也可看出Tensilica对其寄予的厚望.     

基于DSP的电力数据采集平台的设计与研究

介绍了一种用于电力系统的数据采集系统.该系统采用数字信号处理器(DSP)和复杂可编程逻辑器件(CPLD)作为核心芯片,给出了主要部分的电路及其原理、功能,系统中使用CPLD实现基本逻辑,使系统有足够的冗余和灵活性,具有可靠性高、可升级等优点.     

引信体目标视频回波模拟器专用处理器设计

针对引信体目标视频回波模拟器中实时数字信号处理的要求,给出了基于Virtex-Ⅱ系列现场可编程门阵列(FPGA)设计的专用处理器的方案、方法。该方案充分利用了与FPGA结构相适应的设计优化技术．解决了由于FPGA片内时钟频率过高而产生的瓶颈问题。调试表明,此处理器既有专用ASIC电路的快速性,又有DSP器件的灵活性,完全能满足引信体目标视频回波模拟系统的实际要求。     

Altera发展嵌入处理器,用PLD实现系统集成又上一层楼

Altera公司的策略性市场推广高级总监Bobert K. Beachler最近到香港,向本刊介绍Altera在可编程逻辑器件上实现系统集成取得的新发展。 Altera的目标是在可编程逻辑芯片上直接实现系统集成,系统速度能满足用户的要求,用户可以把所有关键的功能块放上去,标准改变时不受影响,而且必须是开放的。当然还包括降低费用,提缩短开发时间。去年,Altera推出了高密度的APEX系列器件,开发工具Quartus~(TM),加上一系列可重复使用的TP芯核,拉开了在可编程逻辑器上实现系统集成(SOPC)的帷幕。最近,Altera针对SOPC的需要推出一套嵌入式处理器产品,称作Excalibur~(TM),它包括ARM、MIPS和Nios处理器三种芯核以及相应的开发     

美国国家半导体的电源管理产品

据2005年1月11日中国讯一美国国家半导体公司(National Semiconductor Corporation)宣布推出一款可为先进的应用及通信处理器提供稳定供电的电源管理产品。这是该公司全新推出的多功能电源管理芯片系列的首款产品，具有可编程的灵活性，可为采用ARM技术的应用及通信处理器-_包括英特尔(Intel)的XScale处理器一提供稳定的供电。     

FPGA硬核处理器系统加速数字电路功能验证的方法

为了缩短专用集成电路和片上系统的功能验证周期,该文提出FPGA硬核处理器系统加速数字电路功能验证的方法。所提方法综合软件仿真功能验证和现场可编程门阵列原型验证的优点,利用集成在片上系统现场可编程门阵列器件中的硬核处理器系统作为验证激励发生单元和功能验证覆盖率分析单元,解决了验证速度和灵活性不能统一的问题。与软件仿真验证相比,所提方法可以有效缩短数字电路的功能验证时间;在功能验证效率和验证知识产权可重用方面表现优于现有的FPGA原型验证技术。     

Power-efficient flexible processor architecture for embedded applications

In the design of embedded systems, a processor architecture is a tradeoff between energy consumption, area, speed, design time, and flexibility to cope with future design changes. New versions in a product generation may require small design changes in any part of the design. We propose a novel processor architecture concept, which provides the flexibility needed in practice at a reduced power and performance cost compared to a fully programmable processor. The crucial element is a novel protocol combining an efficient, customized component with a flexible processor into a hybrid architecture.     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

A Custom VLSI Chip Set for Digital Signal Processing in High-Speed Voiceband Modems

Systems modems intended for use in relatively large private networks are characterized by high performance, reliability and flexibility to support network management, and multiple modes of operation and user features. This paper describes a programmable digital signal processor which is teamed with a 16-bit microprocessor in a dual processor architecture satisfying the requirements of high-speed voiceband systems modems. The architecture of the two custom integrated circuits which form the basis of the signal processor is presented. This processor has novel arithmetic, data structure address generation, and program flow-control capabilities, which result in a high utilization of the arithmetic unit and a low program overhead for housekeeping tasks. Some of these features are illustrated by programming examples.     

网络处理器及其发展

由于网络带宽迅速拓展,网络信息量的不断增加,对网络数据传输的速度和灵活性要求越来越高．在CPU和ASIC应用有长处但存在不足的基础上,产生了网络处理器技术．全面阐述了网络处理器定义、特征、基本结构、技术特点、主要功能及其主要应用．进一步分析了网络处理器的未来发展趋势,并预测网络处理器有更深远的发展前景．     

Recent trends in embedded system software performance estimation

It is observed that due to the availability of fast and highly efficient processors, many embedded system developers are attracted to implement the majority of the system components in software rather than hardware. Software implementation offers a great level of flexibility and scalability of the design. At the same time, a wide choice exists between generic processors, DSP processors, network processors, etc. This increases the design space exploration by many folds to select an appropriate processor or a processor version for a specific application or application component. In this review, recent prominent directions for embedded software performance estimation have been discussed and their salient features are summarized.     

监播系统中视频关键帧抽取器的设计与实现

为满足发展迅猛的广电行业对电视频道节目内容的实时监测,提出并设计了一种针对全媒体监播系统的模拟信号关键帧抽取器.该设备采用运行嵌入式Linux系统的ARM处理器S3C2440作为主处理器,同时FPGA芯片EP3C25作为协处理器,极大地提高了设计灵活性和系统的实时处理性能.抽取的视频图像通过视频解码器ADV212压缩后,最终存储到本地SATA硬盘.在验证部分中,闭环测试的试验结果证明了这种设备的正确性和工程实用性.     

基于网络处理器的DiffServ边界路由器研究与实现

DiffServ体系由于其良好的可扩展性在QoS中得到了广泛的应用。但基于GPP和ASIC的传统网络解决方案由于不能兼顾效率和灵活性，已经不能满足需求；为了解决这个问题，一种并行可编程的网络处理器被应用到路由器的设计中来。以IXP1200为例，介绍了其体系结构，分析了DifsServ机制原理，对基于网络处理器的：DiffServ体系中边界路由器设计进行了研究，并给出了其实现方法。     

软件定义无线接入网络的组件化研究

针对5G通信技术高传输速率、多业务场景的挑战,该文提出一种组件化的软件定义无线接入网络新架构。该架构在5G接入网集中单元(CU),分布单元(DU),有源天线单元(AAU)架构的基础上,进一步朝组件化方向演进,形成一种由集中控制单元(CCU), CU, DU,射频单元(RU),AAU等组件化通信单元组成的新架构。这种新架构既有利于切片化、虚拟化实现无线接入网,又有利于应用分布式计算技术和硬件加速技术突破通用处理器的计算能力瓶颈,还能降低DU与AAU之间的前传压力。该文还研制了基于此架构的组件化软基站试验原型并进行了测试,结果表明该组件化方案在提供高度灵活性的同时,还能够提升通用处理器软基站的吞吐能力,并有效降低远端站址传输流量。     

一种网络处理器数据通道的性能建模方法

本文采用网络微积分(Network Calculus)的方法,以IXP1200作为SMT网络处理器的原型,给出了一种网络处理器数据通道的性能建模方法。文中首先描述了IXP1200数据通道的硬件结构和编程机制,然后给出了数据通道的计算模型及其数学特征,在此基础上给出了网络处理器数据通道的性能分析方法。     

网络处理器IXP1200工作流程研究

网络应用的飞速发展和对线速智能化处理的需求导致了网络处理器的出现.可编程的网络处理器不但提供了以线速处理数据包的高性能的硬件功能,同时还具备极大的系统灵活性.文中结合当前网络处理器的发展趋势,分析了IXP1200网络处理器收发包过程中芯片的时序及状态,整理出了完整的收发包流程,便于开发者了解并充分挖掘IXP1200的工作潜力.