应加强《数字电子技术基础》中集成计数器的教学

计数器是电子设备中常用的基本部件，在不同的应用场合常常对计数器提出不同的性能要求。以触发器为基本单元设计计数器的过程与电路实现都较繁杂，且电路可靠性低。随着集成计数器的出现，简化了设计过程，且由于其体积小，外部连线简单，从而大大减少了安装空间，提高了工作的可靠性。所以在数字电子技术基础教学中应该加强和充实集成计数器的应用内容，为与教材保持一致，本文仅以CC40192，CT3168等典型集成计数器为例，说明集成计数器使用中应注意的问题，以及如何根据需要组成不同形式的计数器。     

任意进制计数器原理及设计

本文简要介绍了用中规模集成数据比较器和计数器构成任意进制计数器的原理，并对其设计方法作了详细论述。     

运用MSI设计时序逻辑电路(三)——设计任意进制模可变计数器

本文介绍运用中规模集成计数器作为单元电路,再配以适当地反馈电路,实现任意进制模可变计数器的逻辑设计方法。     

基于集成计数器的N进制计数器设计与仿真

计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multisim10软件进行仿真。计算机仿真结果表明设计的计数器实现了36进制计数的功能。基于集成计数器的N进制计数器设计方法简单、可行,运用Multisim 10进行电子电路设计和仿真具有省时、低成本、高效率的优越性。     

基于Multisim的计数器设计仿真

计数器是常用的时序逻辑电路器件,文中介绍了以四位同步二进制集成计数器74LS161和异步二-五-十模值计数器74LS290为主要芯片,设计实现了任意模值计数器电路,并用Multisim软件进行了仿真。仿真验证了设计的正确性和可靠性,设计与仿真结果表明,中规模集成计数器可有效实现任意模值计数功能,并且虚拟仿真为电子电路的设计与开发提高了效率。     

高速中规模集成数字频率合成器

本文介绍的新型高速中规模集成数字频率合成器是由高速ECL集成的前置分频器(脉冲吞除计数器)、中速TTL集成的二-十进制同步可逆可预置计数器、数字集成鉴相器与环络滤波器,集成负阻压控振荡器以及一些TTL电路组成.逻辑设计打破了过去习惯采用的"九置定"、"九读出"法,而采用"零置定"、"零读出"的新方法.这样便于和计算机直接连接进行实时     

脉冲宽度测量新技术

本文介绍了一种使用美国ＨＡＲＲＩＳ公司多功能大规模集成计数器ＩＣＭ７２２６Ｂ测量脉冲宽度的新技术。     

基于Protues的任意N进制计数器的设计与仿真

用集成计数器芯片设计任意N进制计数器是数字电路教学中的一个难点,其原因一是集成计数器芯片种类繁多;二是集成计数器芯片的清零、置数端采用同步或异步方式清零或置数,其清零或置数的方式不同采用的清零或置数的函数也不同。采用仿真方式构成任意进制计数器,可以非常直观的将电路和输出状态、输出波形展现在屏幕上,使学生有一个直观的映像。可以加深学生的理解,提高教学效率,取得事半功倍的效果。     

单片机定时、计数器编程技术(上)

单片机应用系统主要面向测试、控制领域,定时、计数功能是测控系统中最为常用的功能之一。本文讨论单片机的定时、计数器编程技术。软件定时器设计单片机芯片内部一般集成了若干个硬件定时/计数器,如果不够,还可以用8253等可编程定时/计数器芯片来扩充它。但使用硬件定时器要占     

基于Proteus的任意进制计数器设计与仿真

提出一种基于Proteus软件的任意进制计数器的设计。以74LS163集成计数器为基础,用置数法设计了两种48进制计数器,采用Proteus软件对计数器进行仿真。结果表明,Proteus软件具有实现48进制计数器的功能。仿真图像清晰,能快速准确地验证设计结果。     

采用vMOS管的多值计数器设计

通过对νMOS管特性和多值逻辑电路设计原理的研究,本文提出一种新型多值计数器的设计方案。该方案利用νMOS管具有多输入栅加权信号控制及浮栅上的电容耦合效应等特性,结合二值逻辑编码方法,实现电路的多值输出。用PSPICE对所设计的电路模拟验证,结果表明,所设计的电路逻辑功能正确,结构简单,功耗低,且通用性强,易于实现。     

基于数据选择器简易ROM的设计

数据选择器作为数字电路中组合逻辑的主要集成元件之一,除了具有传统的数据传输、分配功能和逻辑函数发生器之外,还可用作简易的电平改写的ROM。以中规模集成数据选择器74LS153和74LS151为例,详细介绍电平刷写ROM的设计方法。利用简单的芯片和方法实现了较复杂的电路功能,也充分体现了扩展集成器件性能和用途的重要性。     

多模计数器静电放电损伤的失效分析

静电放电(ESD)损伤会降低半导体器件和集成电路的可靠性并导致其性能退化.针对一款国产2-32型多模计数器的失效现象,通过分析该计数器的电路结构,利用X射线成像、显微红外热成像、光束感生电阻变化以及钝化层、金属化层去除等技术对计数器进行了失效分析,将失效点准确定位至输出端口逻辑单元电路的2只晶体管上.分析结果表明,多模计数器的ESD损伤使输出端口驱动晶体管以及为负载晶体管提供栅偏置的前级电路晶体管同时受损,导致计数器端口高、低电平输出均失效而丧失计数功能.对相关的失效机理展开了讨论,同时提出了在电路研制和使用过程中的ESD防护措施.     

CD4017十进制计数器

整个实验过程包含了集成芯片逻辑功能验证、十进制以内任意计数器的设计、多位计数器的设计等内容。通过面包板实验,学生可以充分理解芯片逻辑功能的验证方法,进而初步掌握应用电路的设计思路,通过设计并搭建电路培养学生的动手实践能力;通过点动触发计数,光敏电阻模块触发计数,声控传感器模块触发计数,自动触发计数,实践计数功能,培养学生理论联系实践的思维方式。     

A compact high-speed (31,5) parallel counter circuit based oncapacitive threshold-logic gates

A novel high-speed circuit implementation of the (31,5)-parallel counter (i.e., population counter) based on capacitive threshold logic (CTL) is presented. The circuit consists of 20 threshold logic gates arranged in two stages, i.e., the parallel counter described here has an effective logic depth of two. The charge-based CTL gates are essentially dynamic circuits which require a periodic refresh or precharge cycle, but unlike conventional dynamic CMOS gates, the circuit can be operated in synchronous as well as in asynchronous mode. The counter circuit is implemented using conventional 1.2 μm double-poly CMOS technology, and it occupies a silicon area of about 0.08 mm². Extensive post-layout simulations indicate that the circuit has a typical input-to-output propagation delay of less than 3 ns, and the test circuit is shown to operate reliably when consecutive 31-b input vectors are applied at a rate of up to 16 Mvectors/s. With its demonstrated data processing capability of about 500 Mb/s, the CTL-based (31,5) parallel counter offers a number of application possibilities, e.g., in high-speed parallel multiplier arrays and data encoding circuits     

A single electron binary-decision-diagram quantum logic circuit based on Schottky wrap gate control of a GaAs nanowire hexagon

A novel hexagonal binary-decision-diagram (BDD) quantum logic circuit approach for III-V quantum large scale integrated circuits is proposed and its basic feasibility is demonstrated. In this approach, a III-V hexagonal nanowire network is controlled by Schottky wrap gates (WPGs) to implement BDD logic architecture by path switching. A novel single electron BDD OR logic circuit is successfully fabricated on a GaAs nanowire hexagon and correct circuit operation has been confirmed from 1.5 K to 120 K, showing that the WPG BDD circuit can operate over a wide temperature range by trading off between the power-delay product and the operation temperature.     

移位型计数器中反馈逻辑电路的设计

移位型计数器是以移住寄存器为主体构成的同步计数器。这类计数器具有电路连接十分简单．编码别具特色的特点，用途十分广泛。文中介绍了移位型计数器中反馈逻辑电路设计的基本思路，举例说明了移位型计数器实现的基本方法。     

基于改进型SAT求解器算法的组合电路等价性检查研究

随着工艺节点的缩小,集成电路规模的增加,集成电路设计过程中逻辑等价性检查在确保设计功能正确性方面起着重要作用。文章研究了组合电路逻辑等价性检查技术,针对该领域常用的DPLL和CDCL算法存在的问题,提出了一种基于蒙特卡洛树搜索的改进算法。通过对ISCAS85测试集的一个子集的实验,证实该算法对CDCL算法有一定的改进,应用于组合电路等价性检查的平均运行时间减少了20%。     

某型计算输出机试验台的设计

以计算机的ISA总线为基础，对它的外围电路进行研究；以静态存储器作为共享存储介质，接口电路的设计包括各控制接口设计，标志逻辑电路设计以及可编程定时计数器的设计，该装置能对输出机进行各项检查。运行试验表明，该系统性能稳定，结构简单，调试方便，可作为对计算机ISA总线进一步研发的配套设备。