基于功耗泄漏的密码芯片指令分析

结合逆向工程思想和旁路攻击原理,利用密码芯片的旁路功耗泄漏信号对芯片指令进行建模攻击,选取指令功耗轨迹上的有效点建立指令旁路模板,并提出指令类划分方法.通过对AT89C52单片机上运行的单周期单字节指令进行分析,验证了旁路模板指令恢复的可行性.     

国产通用处理器密码算法指令实现研究

介绍了国际主流密码算法AES和SHA,综述了当前主流通用处理器架构的密码算法指令发展现状。为提高国产通用处理器在密码安全领域的性能,设计了面向国产通用处理器的AES和SHA密码算法扩展指令集,实现了能全流水执行的AES和SHA密码算法指令执行部件,并进行了实现评估和优化。该密码算法指令执行部件的工作频率达2.0 GHz,总面积为17 644 μm2,总功耗为59.62 mW,相比软件采用原有通用指令实现,对AES密码算法的最小加速比为8.90倍,对SHA密码算法的最小加速比为4.47倍,在指令全流水执行时可达19.30倍,显著地改善了处理器执行AES和SHA密码算法的性能,有望应用于国产通用处理器并进一步提升国产通用处理器芯片在密码安全应用领域的竞争力。此外,该密码算法指令部件还可以封装成专门用于支持密码算法的IP,应用在密码安全领域的专用芯片中。     

基于指令集模拟器的处理器建模与验证

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA, MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法。     

改进的语音特征提取方法及其应用

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA,MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法.     

功耗分析仿真软件设计与实现

设计并自主开发一个功耗分析仿真软件,完成对硬件描述语言实现的密码算法IP核进行功耗仿真分析。用软件仿真功耗分析攻击,可以在嵌入式加密芯片的设计阶段评估设计方案和抗功耗分析攻击的性能,提高工作效率,降低开发时间和成本,具有很高的实用价值。该软件已经实现了几种常用密码算法及其改进后加密算法的一阶功耗分析和高阶功耗分析功能。经测试得到的仿真结果与理论分析出来的攻击结果相符合,实现了本软件的设计目标。     

ECC处理器时间随机化抗DPA攻击设计

为了提高ECC密码处理器的抗差分能量攻击能力,提出了基于软中断的时间随机化抗差分能量攻击方法。首先分析了时间随机化抗DPA攻击的原理;然后结合ECC处理器的运算特征,设计了基于软中断的时间随机化电路;最后搭建了功耗仿真平台。对设计进行仿真分析,结果表明,本设计能够满足抵抗DPA攻击,同时时间随机化部分的功耗特性在能量迹上不易被区分剔除,达到了处理器抗DPA攻击的设计要求。     

一种嵌入式实时系统软件能耗建模与分析的方法

随着嵌入式实时系统低能耗研究的不断深入,软件能耗已经成为影响系统的主要因素,并朝着定量分析方向发展.针对嵌入式实时系统缺乏有效的软件能耗建模与分析的方法,提出一种基于进程代数的嵌入式实时系统软件能耗建模与分析的方法.通过在时间通信顺序进程上扩展价格信息得到价格时间通信顺序进程,将嵌入式实时系统指令的功耗映射成价格时间通信顺序进程的价格,利用价格时间通信顺序进程对嵌入式实时系统软件能耗建模并进行量化分析,提出的最优路径算法可以对建模结果进行指令功耗可满足性检查,并计算当前最低能耗可达路径.该方法可以从很大程度上提高嵌入式实时系统软件能耗计算和分析的准确性,计算结果有助于嵌入式实时系统软件能耗的量化分析和优化设计.     

ECC专用指令处理器软硬件协同设计

提出了一种专用指令处理器的软硬件协同设计方法,该方法可以在设计的早期阶段对处理器进行系统探索和验证.根据椭圆曲线密码算法的特点,并按照专用指令处理器的设计原则,以椭圆曲线密码运算基本操作及运算存储特性为基础,设计了超长指令字ECC专用指令处理器的指令集结构模型.根据处理器的指令集结构模型,以指令模拟器为基础,搭建了处理器的软硬件协同验证平台,从系统设计、RTL描述和FPGA硬件原型3个不同层次对处理器进行了验证.     

基于Itanium处理器的密码算法实现

使用ItaniumCompiler7.0编译器对现有分组密码算法的C语言实现进行编译得到汇编代码,在对这些汇编代码进行分析时可以发现编译器并没有充分利用Itanium处理器提供的资源。针对这一问题,该文提出了在Itanium处理器上有效实现常用密码算法的方法,主要是利用Itanium处理器指令集中提供的SIMD指令提高处理的并行性,并探讨了Itanium处理器SIMD指令的使用方法。     

RISC-V随机化过程的抗功耗分析攻击设计

提出了一种基于随机化过程来抵御功耗分析攻击的方法。该随机化过程综合采用3种手段：在指令执行过程中，随机生成并插入与上一条真实指令相似的虚拟指令，使得插入的随机功耗与上条真实指令相近以避免被准确分析功耗；在指令执行、写回阶段插入一个随机延时来混淆指令执行时间以避免被准确定位；通过4种不同频率的时钟随机切换来对系统时钟进行扰乱以混淆瞬时功耗。基于CV32E40P处理器实现了该方法并通过相关功耗分析攻击进行实验，实验结果表明得到的最高相关性系数为0.139,比原处理器低0.641,该方法大大提高了处理器的抗功耗分析攻击能力。     

基于硬件多线程网络处理器功耗可控无线局域网MAC协议实现

针对在如何在提高网络吞吐率并满足实时性需求的同时消耗更少的功耗的问题,以硬件多线程网络处理为平台,以IEEE 802.11MAC层协议为例,通过对MAC层数据流的模式、数据流上的操作行为以及时间约束进行建模并测试分析,提出一种多线程化网络协议的软件实现方法;配合动态功耗可控的多线程网络处理器能够根据流量和实时性自适应地调整系统的性能。实验结果证明,异构多线程结构程序在实时性任务时五个软件线程需四个硬件线程支持,而无实时性任务只需两个硬件线程支持。提出的多线程MAC层协议编程模型能够达到根据网络负载特征动态控制处理器性能的目的。     

网络处理器高频指令对的组合设计与分析

网络处理嚣是专门为网络处理而设计的处理嚣，其指令集是软硬件的界面，指令集的设计对性能有较大的影响．本文提出了一种针对高频率指令对-HFIP的组合优化方法，该方法充分利用了网络处理器基准程序里指令执行过程中的动态相关性，开发了simpIescalar模拟嚣的指令格式里未使用的空住作为新指令的扩展域．采用量化的方法对实验结果进行分析．模拟结果显示该方法合理有效，在提高网络处理器性能的同时有效降低指令cache的功耗．实现性能／功耗的权衡．     

基于VPM和随机激励的处理器核仿真建模

为提高处理器核仿真模型的效率,提出基于SimpleScalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动生成方案和片上互连验证功能。实验结果证明,该方法对处理器IP仿真建模具有普适意义,能够被无缝融入SoC流程中。     

Developing an environment for embedded software energy estimation

The paper presents the results of a novel method for the instruction-level energy consumption measurement and the corresponding modeling approach for embedded microprocessors. According to the proposed method the base and inter-instruction energy costs of the ARM7TDMI embedded processor as well as the energy cost due to different values in the instruction parameters are modeled. These models can be used in the estimation of the energy consumed by the processor to execute real software programs. A software tool has been developed to automate energy estimation.     

基于物理反标的处理器功耗建模与评估方法

将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准确的评价.实验结果表明,该方法可以做到与门级网表的真实功耗值误差不到10%,且速度开销很小.     

一种基于龙芯CPU的结构级功耗评估新方法

如何有效地利用处理器消耗的能量而得到尽可能高的性能成为了目前体系结构研究的热点,在研究中,结构级的功耗评估工具无疑具有重要的作用.在现有的结构级功耗模拟器中,往往只考虑了动态电路以及全定制实现方法下的功耗刻画,而忽略了以静态电路和标准单元设计为主的ASIC设计方法对处理器功耗带来的影响.由此,结合一款高性能、低功耗通用处理器--龙芯2号的具体实现,对其设计特点和功耗特性进行分析,实现了以龙芯2号处理器为基本研究对象的结构级功耗评估方法.该评估方法充分考虑了CMOS静态电路的结构级功耗刻画方法,因此更加适合目前以ASIC设计方法为主的高性能处理器结构的功耗评估.该结构级功耗评估方法与RTL级的功耗评估方法相比,具有速度快和灵活性好的优点.在2.4GHz的Intel Xeon上,该功耗评估方法的速度约为300K/s,是RTL级的评估方法的5000倍,而且误差很小.     

基于多核处理器的K线程低能耗的任务调度优化算法

针对具有独立DVFS的多核处理器系统,提出了一种K线程低能耗模型的并行任务调度优化算法(Tasks Optimization based on Energy-Effectiveness Model,TO-EEM)。与传统的并行任务节能调度相比,该算法的主要目标是不仅通过降低处理器频率来减少处理器瞬时功耗,而且结合并行任务间的同步互斥所造成的线程阻塞情况,合理分配线程资源来减少线程同步时间,优化并行性能;保证任务在一定的并行加速比性能前提下,提高资源利用率,减少能耗,达到程序能耗和性能之间的折衷。文中进行了大量模拟实验,结果证明提出的任务优化模型算法节能效果明显,能有效降低处理器的功耗,并始终保持线性加速比。     

绝对式编码器在电机定位中的应用

基于绝对式光电旋转编码器测量精度高、具有掉电记忆功能的优点，探计了绝对式光电旋转编码器在电机旋转位置测量方面的应用，并提出了一种嵌入式系统实现方案。结合单片机和绝对式编码器的特点，详细介绍了系统硬件和软件设计方案。采用软件控制单片机I／O口模拟时钟信号的方法与编码器通信，成功地解决了编码器接口技术瓶颈。该电机定位方案已应用于实际系统，具有精度高、反应灵敏、抗干扰能力强等优点，能够满足大多数电机控制系统的要求。     

Sparse matrix–vector multiplication on the Single-Chip Cloud Computer many-core processor

The microprocessor industry has responded to memory, power and ILP walls by turning to many-core processors, increasing parallelism as the primary method to improve processor performance. These processors are expected to consist of tens or even hundreds of cores. One of these future processors is the 48-core experimental processor Single-Chip Cloud Computer (SCC). The SCC was created by Intel Labs as a platform for many-core software research.     

Hybrid functional- and instruction-level power modeling for embedded and heterogeneous processor architectures

In this contribution the concept of functional- level power analysis (FLPA) for power estimation of programmable processors is extended in order to model embedded as well as heterogeneous processor architectures featuring different embedded processor cores. The basic FLPA approach is based on the separation of the processor architecture into functional blocks like, e.g. processing unit, clock network, internal memory, etc. The power consumption of these blocks is described by parameterized arithmetic models. By application of a parser based automated analysis of assembler codes the input parameters of the arithmetic functions like e.g. the achieved degree of parallelism or the kind and number of memory accesses can be computed. For modeling an embedded general purpose processor (here, an ARM940T) the basic FLPA modeling concept had to be extended to a so-called hybrid functional-level and instruction-level (FLPA/ILPA) model in order to achieve a good modeling accuracy. In order to show the applicability of this approach even a heterogeneous processor architecture (OMAP5912) featuring an ARM926EJ-S core and a C55x DSP core has been modeled using the hybrid FLPA/ILPA technique described before. The approach is exemplarily demonstrated and evaluated applying a variety of basic digital signal processing tasks ranging from basic filters to complete audio decoders or classical benchmark suits. Estimated power figures for the inspected tasks are compared to physically measured values for both inspected processor architectures. A resulting maximum estimation error of 9% for the ARM940T and less than 4% for the OMAP5912 is achieved.