基于FPGA的圆机数据存储器的设计

为扩展嵌入式圆机选针数据的存储空间,提高选针数据读写速度,结合Altera公司的主流FPGA芯片EP1C6Q240的实际系统,在FPGA中采用了模块化设计方式,给出了一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图。     

单片SDRAM的数据读写乒乓操作设计

针对数字视频图像采集及其显示系统中高速实时的数据需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计。在研究SDRAM的逻辑结构的基础上,利用Verilog语言实现了SDRAM的初始化以及读写操作,同时提出一种仅使用一块SDRAM进行数据写入和读出的乒乓操作的方法,并且使用FIFO实现了异步时钟数据的交换。实验仿真波形图表明该设计能很好的实现SDRAM控制器的数据缓存以及数据读写的乒乓操作。     

一种SDRAM控制器软核的Verilog设计

介绍了SDRAM存储器的特点及工作原理,SDRAM是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM控制器软核的Verilog设计,通过控制器接口可使得对SDRAM的操作如同通用的SRAM一样简单。     

基于FPGA的SDRAM乒乓读写操作设计

针对视频图像采集系统中需要实时显示的数据存储效率问题,提出了一种基于FPGA的SDRAM乒乓读写操作设计。在研究SDRAM的基本原理和影响性能的主要参数的基础上,利用Verilog语言实现了SDRAM的初始化及自刷新。对SDRAM数据存储设计了一种乒乓读写操作控制方案,支持Bank切换存储,充分利用读写时差,提高了数据吞吐量。且对该控制方案中的多时钟域下的数据流交换设计了FIFO控制方案。用Modelsim仿真工具对Bank切换、SDRAM初始化、自刷新及乒乓读写进行了时序仿真。仿真波形表明该设计方案能很好的实现Bank切换及SDRAM的乒乓读写操作。     

一种高速数据采集系统的设计与实现

设计并实现了一种基于乒乓操作的高速数据采集系统。该系统使用两片SDRAM,同时设计了一种全新的SDRAM控制器,以现场可编程逻辑门阵列作为核心平台,通过高速数据接口,将采集到的数据通过总线传输到处理模块进行后续处理,从而完成数据的采集和处理任务。通过FPGA软硬件平台验证表明,该系统各模块均工作正常,并达到吞吐率指标,可满足数据采集、数据缓冲和数据接口匹配的需求。     

基于PCI总线的100 MSps,256 MBit数据采集系统

为满足高速测试装置的需要,设计并实现了以同步动态存储器(SDRAM)为数据缓冲单元,复杂可编程器件(CPLD)为控制核心,PCI9030为PCI接口芯片的高速大容量数据采集系统．针对SDRAM存储器控制复杂的特点,采用自顶向下的模块化设计方法,并用EDA工具综合和仿真,实现了基于CPLD的SDRAM控制器．设计过程中,用同步状态机控制整个流程,实现了地址、数据、控制信号的可靠同步．采集系统的软件部分由驱动程序和应用程序构成,分别用DDK和VC 软件编写．实际测试结果表明,采集系统的最高采样频率可达100MHz,采样容量可达256MBit,有效位数为7．24,达到了预期的指标．     

基于FPGA的高速多通道实时同步采集传输系统的设计与实现

鉴于传统的多导联脑电图机双核控制采集系统中主控器ARM与SDRAM及FPGA的通讯流程繁琐重复,传输效率低,数据吞吐量小等缺陷,提出了一种基于FPGA的高速多通道实时同步采集系统方案,将缓存SDRAM交由FPGA控制并通过程序将其"内部FIFO化",通过SDRAM前后两对FIFO的乒乓操作实现SDRAM的异步时钟同时读写,保证FPGA与ARM接口处数据的不间断,并通过简洁严谨的并行接口协议实现FPGA和ARM的高效率通信,最终将FPGA和SDRAM从物理上等效成一块"可自动采集数据的SDRAM".测试表明,该方案避免了数据转移过程中的重复拷贝以及数据转移复杂的操作缺陷,提高数据吞吐量以及转移速率,满足了256导联脑电图的各项设计指标,采样频率可达20 kHz,甚至更高.     

适于大视场空间相机应用的高性能ADV212控制器

针对现有基于ADV212压缩系统的ADV212控制器难以满足空间TDICCD相机的应用,提出了一种适于大视场空间TDICCD相机的高性能ADV212控制器。首先,分析了ADV212工作原理,结合CCD数据特点,提出了Custom-specific模式工作机制,在该机制下,使用乒乓操作的SDRAM构造图像帧,并以流水线作业的方式实现单片ADV212处理5通道CCD数据。最后,使用地面检测设备对ADV212控制器进行了试验验证。结果表明,ADV212控制器能快速稳定地工作,压缩一帧图像仅需7.68 ms。在压缩比指标2:1～32:1内,PSNR均在30 dB以上,在正常工作压缩比为1 bpp时平均PSNR提高了2.49 dB。该控制器满足了空间相机压缩系统的应用。     

高速视频系统中一种异步FIFO缓存设计

在数字电视系统中,为了满足系统对高速数据的采集的缓存需求,通过研究FIFO的工作原理,利用FPGA和SDRAM设计了一种高速大容量的异步FIFO.介绍了SDRAM的存储结构及操作方法,阐述了基于SDRAM控制器的异步FIFO的设计方法,结合实际,完成了在数字电视系统中基于FPGA和SDRAM的大容量异步FIFO的设计与实现,有效的解决了数字电视系统中对高速视频处理时的海量缓存问题.     

高速SDRAM控制器设计的FPGA实现

同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机分解的思想将大型SDRAM控制状态机用若干小的子状态机实现,达到简化逻辑的目的,不仅提高了速度还节省了资源,对该类大型SDRAM控制器的实现有一定参考意义。     

基于DDR2 SDRAM的短周期存储方法

为了实现某高速实时系统中的大量数据存储需求,提出了一种基于双倍速率同步动态随机存储器的短周期存储方法.概述了双倍速率同步动态随机存储器控制器的读、写操作基本原理.为了解决数据持续性交替读入和写出存储器且存取顺序不一致的实际问题,设计了一种短周期存储方法.按照数据存取方式的不同可分为单次突发和多次突发2种模式,其中少行多列的存储结构可使多次突发模式下短周期读写速度进一步提高.对基于双倍速率同步动态随机存储器的短周期存储方法进行了性能分析和功能仿真,结果表明,多次突发模式下的短周期存储方法可以少量的现场可编程门阵列片上存储资源和较高的数据读写速率实现存储需求.     

利用FPGA实现SDRAM控制器的设计

介绍了SDRAM的工作原理和使用方法.以一个数据通信中实际使用的SDRAM控制器为例,设计了用可编程逻辑器件(FPGA)实现SDRAM控制器的方法,给出了具体实现时需要注意的地方.     

基于FPGA实现TMS320VC3X与SDRAM接口

同步动态随机存储器(SDRAM)具有高速,大容量,价格低廉等优点,因而成为缓冲存储器的首选,但是SDRAM控制时序比较复杂,不能与DSP直接接口,这极大地限制了它的广泛应用。为了满足电力系统运行对故障数据的精度和实时要求,本文作者基于FPGA提出了一种简单易用的方案,用VHDL语言实现TMS320VC3X与SDRAM的接口。     

基于内存总线的高性能I/O接口设计

提出了将内存总线扩展为面向系统外部设备互连的局部总线的设计概念.为计算机系统增加了一个高性能的I/O接口总线,提高了主机与外部设备间数据传输的性能,增强了计算机作为事务处理主体的能力.通过对内存总线和内存控制器关键技术的分析,给出了基于SDRAM内存总线的内存目标接口(MTI)设计,在功能和逻辑上实现了内存总线和局部总线间的桥接,为基于内存总线的应用设计提供了一种功能完备的接口部件.     

同步动态随机访问存储器控制器的设计

该文根据航拍图像处理系统的特殊要求,针对同步动态随机访问存储器的特性,设计了基于Nios II的同步动态随机访问存储器控制器,并将其应用于图像处理系统中,实现了对千万象素的电荷耦合相机的航拍图像数据进行缓存的功能。通过对存储器内缓存的图像数据进行滤波去噪以及格式转换,可得到清晰的实时视频图像。     

同步动态随机存储器的控制器设计与实现

为了满足不同平台的需求,简化同步动态随机存储器(SDRAM)的控制器,采用现场可编程门阵列(FPGA)方法,给出一种SDRAM控制器设计方案。引入的仲裁机制可以用Verilog硬件描述语言编写,灵活性强,只需加以简单修改即可满足不同需求。仿真结果表明,采用基于FPGA设计的SDRAM控制器能很好完成规定读写操作。