反馈式ECL记忆门的记忆性能和移位计数器

经过数学论证表明,改进反馈式ECL(MFECL)门可在二个状态中任一态保持稳定,所以认为MFECL门就是一种ECL记忆门或D锁存器.提出了一种由两个ECL记忆门组成的ECL主从D触发器.在上述理论基础上,利用此主从D触发器设计出5进制移位型计数器.经过计算机模拟上述电路,验证了理论和电路的正确性.     

SEU/SET加固D触发器的设计与分析

针对D触发器的抗单粒子辐射效应加固,提出了一种新型的保护门触发器(GGFF)设计,使用两个保护门锁存器串接成主从触发器.通过Spice仿真验证了GGFF抗SEU/SET的能力,通过比较和分析,证明GGFF对于具有同样抗SEU/SET能力的时间采样触发器(TSFF),在电路面积和速度上占据明显优势.     

超高速集成电路的设计-D型触发器

随着电子计算机的迅速发展,需要超高速的大规模集成电路。为了科研和生产的需要,这次毕业实践进行了D型触发器(ECL)的设计、研制与应用方面的工作,本文仅讨论D型触发器(ECL)的设计。该触发器为ECL电路系列,它具有速度快,集成度高等优点,所设计的D型触发器时延达到了3～4亳徽秒,功耗150亳瓦。单D电路的功能相当于由六个单门组成的维持阻塞型触发器,有晶体管41只,电阻38个,共79个元件。所设计的D型触发器为4D,单元版图为2D-FF,经二次布线构成4D-FF,集成度相当于25个门,晶体管164只,电阻142个,共306个元件。     

高性能双模前置分频器设计

提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D触发器进行分频,以满足高速要求;在低频段采用自锁存的D触发器进行分频.这种结构的D触发器不但具有锁存功能,而且所需的管子比主从式D触发器要少,以满足低功耗和低噪声要求.从而使总体电路实现高速、低功耗、低噪声要求.基于TSMC的0.18 μmCMOS工艺,利用Cadence Spectre工具进行仿真.该分频器最高工作频率可达到5 GHz,在27 ℃、电源电压为1.8 V、工作频率为5 GHz时,电路的功耗仅4.32 mW.     

基于电路定量理论的五值门电路和触发器设计

提出六值代数 ,建立五值电路三要素理论 (信号 ,网络和负载理论 ) ,作为定量研究五值电路的数学工具。在此基础上 ,首先用δ展开法由五值门函数设计了五值门电路的元件级结构。接着由 D触发器的特征方程设计了动态和静态五值 D触发器的二种电路结构。计算机模拟验证了上述理论和依此理论设计的电路的正确性。     

ECL集成电路

我厂76年在1424所的大力支援下,试制生产了仿美MECL10000系列超高速ECL集成电路,现已有六个品种投入生产:E109四、五输入双门电路,E1052-3-2输入三门电路,E117双二路门,E116三线接收器和E131双D主从触发器,E1607单D主从触发器;今后拟试制生产E101四门电路,E107三异或/异或非门,E112驱动器,E121四路门,E124T转E接口电路,E125E转T接口电路,E130双门,E161_A三位二进译码器、E174_A双四路选择器、E170九位检验器、E179_A超前进位链、四发光二极管驱动器、E148 64×1全译码随机存贮器,E405 128×1全译码随机存贮器,E410256×1全译码随机存贮器,和E181多功能发生器等20多个品种,有小规模、中规模、     

CMOS触发器的一种传输函数分析法

触发器是构成时序逻辑电路的存储单元和核心部件。利用开关级设计的CMOS传输函数理论和信号流图,讨论了CMOS主从D触发器的工作原理;提出了CMOS触发器的一种传输函数分析法,并给出了应用实例。可以看出,这种方法对于CMOS触发器电路分析和设计是有效且方便的。     

主从型D触发器的无效功耗分析

对主从型 D触发器的功能及时序进行分析 ,证明了该类型触发器无效功耗的存在 ;文章建立了无效功耗的数学模型 ,并通过对典型应用电路的理论推导和计算机模拟 ,验证了这一结论的正确性。分析无效功耗的目的是为了采取措施消除其影响 ,文中提出的数学模型对低功耗 VL SI设计有着重要的价值。     

电流型CMOS脉冲D触发器设计

该文根据脉冲触发器的设计要求,结合阈算术代数系统,提出一种电流型CMOS脉冲D触发器的通用结构,用于二值及多值电流型CMOS脉冲触发器的设计,并可方便地应用于单边沿和双边沿触发。在此结构的基础上设计了电流型CMOS二值、三值以及四值脉冲D触发器。采用TSMC 180 nm CMOS工艺参数对所设计的电路进行HSPICE模拟后表明所设计的电路具有正确的逻辑功能和良好的瞬态特性,且较以往文献提出的电流型D触发器,优化了触发器的建立时间和保持时间,二值和四值触发器最差最小D-Q延时比相关文献的主从触发器降低了59.67%和54.99%,比相关文献的边沿触发器降低了4.62%以上,所用晶体管数也相对减少,具有更简单的结构以及更高的电路性能。     

微波宽带单片集成电路二分频器的设计与实现

采用D触发器进行分频,设计了基于主从D触发器的1:2分频器,该分频器主要由输入缓冲电路、分频器内核、输出缓冲电路和电流偏置电源四个模块组成.HBT工艺具有速度快、相位噪声低的优点,采用HBT工艺,成功地设计了输入频率范围为50 MHz～7 GHz的静态二分频器.测试结果表明,该分频器在输入频率为3.7 GHz,输入-20 dBm功率时,输出功率4 dBm;电源电压5 V,工作电流85 mA,芯片尺寸为0.85 mm×0.85 mm.     

Fault modelling of ECL devices

Logic behaviour of an ECL OR/NOR gate under different physical faults is examined. It is shown that the conventional stuck-at fault modelling may be inadequate for obtaining a sufficiently high fault coverage. A new augmented stuck-at fault model is presented which provides a better coverage of physical failures.<>     

ECL结构的PFDCP设计

设计了一种基于ECL结构的PFDCP.PFD电路采用传统构架,通过增加延迟单元的方法克服死区问题,延迟单元由ECL的逻辑门构成.PFD可以工作在0.15 MHz到2 MHz的输入频率范围之间.同时设计了一个高精度低失配的电荷泵,可以提供四种不同大小的电流.PFDCP设计和仿真采用JAZZ 0.35 μm的BICMOS SBC35工艺模型,电源电压5 V.电路仿真结果表明PFD的死区小于30 ps,CP的失配电流小于0.4%.     

High-speed low-power Darlington ECL circuit

Presents an ECL circuit with a Darlington configured dynamic current source and active-pull-down emitter-follower stage for low-power high-speed gate array application. The dynamic current source provides a large dynamic current during the switching transient to improve the power delay of the logic stage (current switch). A novel self-biasing scheme for the dynamic current source and the active-pull-down transistor with no additional devices and power in the biasing circuit is described. Based on a 0.8-μm double-poly self-aligned bipolar technology at a power consumption of 1 mW/gate, the circuit offers 28% improvement in the loaded (FI/FO=3, C_L=0.3 pF) delay and 42% improvement in the load driving capability compared with the conventional ECL circuit. The design and scaling considerations of the circuit are discussed     

一种ECL高速可编程分频器

本文介绍了一种ＥＣＬ高速可编程分频器的逻辑设计、电路设计、温度补偿设计、版图设计及研制结果。采用４μｍｐｎ结双埋层对通隔离ＥＣＬ工艺技术制作的可编程分频器，其最高工作频率达１００ＭＨｚ以上，工作温度范围为－５５～＋１２５℃，分频模数在１～６４之间任意自然数连续可变。     

New ECL gate in BiFET process

An ECL gate is implemented as a combination of bipolar and MOS circuits in a BiFET process is presented. The resulting ECL gate exhibits an improved speed-power product over circuits presented in the past. Owing to its reduced power consumption this gate allows a higher level of integration for ECL. The process used is standard BiCMOS.<>     

超高频1500MHz ECL前置固定分频器的研究

本文介绍了超高频1500MHz ECL前置固定分频器S1534的设计和研制。我们通过模拟实验确定单元电路结构,运用计算机SPICE程序确定各级电路的工作电流分配。在制作上,我们采用国内最先进的氧化物隔离第三代技术——氧化物隔离等平面S工艺和全离子注入工艺。本课题的研究实现了提高器件速度的目的,把我国“七五”时期的1000MHz ECL分频器性能提高到了1500MHz工作频率的新水平。     

High-speed low-power cross-coupled active-pull-down ECL circuit

This paper presents a high-speed low-power cross-coupled active-pull-down ECL (CC-APD-ECL) circuit. The circuit features a cross-coupled active-pull-down scheme to improve the power-delay of the emitter-follower stage. The cross-coupled biasing scheme preserves the emitter-dotting capability and requires no extra biasing circuit branch and power for the active-pull-down transistor. Based on a 0.8 μm double poly self-aligned bipolar technology at a power consumption of 1.0 mW/gate, the circuit offers 1.7× improvement in the loaded (FI/FO=3, C_L=0.3 pF) delay, 2.1× improvement in the load driving capability, and 3.5× improvement in the dotting delay penalty compared with the conventional ECL circuit. The design considerations of the circuit are discussed     

A high speed 16 kbit ECL RAM

A 16384 /spl times/ 1 bit ECL RAM (emitter coupled logic random access memory) with an access time of 15 ns and a power dissipation of 700 mW has been developed. The high packing density and performance were achieved by using a p-n-p load cell, a novel ECL circuit, and U-groove isolation. The test results proved that a p-n-p load cell is very effective in producing a fast high-density bipolar RAM having a capacity of over 64 Kbits.     

一种600MHzECL高速程控分频器的设计

介绍一种ＥＣＬ高速程控分频器的逻辑设计、电路设计及研制结果。该电路的分频比为１２－７５之间任意连续可变的自然数，最高工作频率达６００ＭＨｚ可广泛用于雷达，通讯和频率合成器等领域。