基于FPGA流水线RISC微处理器的设计

文章介绍了基于FPGA的流水线RISC微处理器的设计,包括关键模块设计和流水线设计.所设计的微处理器主要由ALU,译码单元,取指逻辑,寄存器堆,指令存储器,数据存储器等关键模块组成,其指令和数据长度都为32位,采用三种寻址方式.通过对关键模块的时序分析,设计合理的流水线.文章着重分析了因流水线产生的相关性问题.并采用旁路技术(Forwarding)和硬件"猜测法"加以解决.综合和功能仿真结果表明该RISC处理器达到了设计要求,其最高时钟频率达到74.59MHz.     

VLIW处理器的设计与实现

介绍了基于FPGA实现VLIW微处理器的基本方法,对VLIW微处理器具体划分为5个主要功能模块.依据FPGA的设计思想,采用自顶向下和文本与原理图相结合的流水线方式的设计方法,进行VLIW微处理器的5个模块功能设计,从而最终实现VLIW微处理器的功能,并进行了板级功能验证.     

一种带Cache的嵌入式CPU的设计与实现

基于FPGA平台实现了嵌入式RISC CPU的设计.根据项目要求,实现指令集为MIPS CPU指令集的一个子集,分析指令处理过程,构建了嵌入式CPU的5级数据通路.分析了流水线产生的相关性问题,采用数据前推技术和软件编译结合的解决方案.给出了控制单元、运算单元、指令Cache的实现与设计.在FPGA平台上实现并验证了CPU的设计.     

“LongtiumC2”微处理器流水线设计

介绍一款32位CISC结构微处理器“LongtiumC2”的流水线设计。针对CISC结构微处理器流水线设计的难点,采用微指令流水执行等技术,设计了“LongtiumC2”的7级流水线结构,以及与流水线相关的处理机制和精确中断的实现机制,实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合结果表明,该流水线设计能够满足“LongtiumC2”微处理器的功能和性能要求。     

基于FPGA的32位RISC微处理器设计

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP_MIPS)的设计方法.在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案.此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频.最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证.在FPGA芯片上的运行时钟频率可迭146.628 MHz.     

高性能通用微处理器体系结构关键技术研究

X处理器是我国自主设计的基于EPIC思想的高性能通用微处理器．介绍了8级流水线和OLSM执行模型,以很少的硬件代价克服了基本EPIC模型的局限性．设计了一种多分支预测结构,支持多条分支指令的并行执行,并通过判定执行减少分支指令的数目;设计了两级cache存储器,提出DTD低功耗设计方法,并通过前瞻执行隐藏访存的延迟．最后,展望了高性能通用微处理器的发展趋势．     

通用EPIC微处理器中指令控制流水线的研究与实现

指令控制流水线是在通用EPIC处理器内部专门为指令控制系统设计的一条与执行流水线相互锁步的流水线，用于携带共用信息和全局控制信息．提出了一种在通用EPIC微处理器设计中采用的指令控制流水线技术，介绍了指令控制流水线的具体设计与实现方法．实际应用表明，指令控制流水线技术能够有效降低EPIC微处理器的设计复杂度．     

基于FPGA的微处理器内核设计与实现

设计了基于FPGA并与MCS-51单片机指令兼容的高效微处理器内核。本内核改进了传统MCS-51单片机的体系结构,使每个机器周期只需一个时钟周期,提高了指令的执行效率。同时增加了硬件看门狗及软件复位功能,提高了系统的可靠性和抗干扰能力。本内核通过了功能仿真并下载到FPGA中成功运行。     

一种系统化流水线控制方法

本文研究设计了一种系统化流水线控制方法及其递推理论公式。基于该方法,在0.18um CMOS工艺条件下,实现系统时钟为200MHz的兼容于ARMv4指令集微处理器,指令执行效率最低为150 MIPS。每一级流水线本质为本级流水线是否保存指令执行结果、本级流水线指令是否执行下一级流水线、是否自锁执行本级流水线。根据这一本质,只需单独考虑每一类指令的执行过程,而无需考虑指令之间的复杂关系,使系统设计简单化,其优点在于对流水线深度不敏感,控制结构类似,适合于高深度、最优深度流水线设计,解决流水线控制逻辑的设计难度,提高微处理器指令执行效率。     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。