基于FPGA的PLC并行定时器的设计

构建了一种采用ARM与FPGA协同并行工作实现定时功能的PLC控制系统.设计了ARM-FPGA系统的通信方式与协议,实现了删与FPGA之间快速高效的通信.由于PLC内部包含了数量较多的定时器,因此在FPGA中采用串行方式与并行方式相结合的方法实现PLC定时功能,经过分析与测试可知,该设计方法不仅可以保证定时器的计时误差在1ms以内,还能提高系统工作效率与减少硬件资源耗用.通过对FPC-A内部功能模块的仿真测试与ARM-FPGA系统联合测试,验证了ARM-FPGA系统可以初步实现PLC的预期功能,其中FPGA可以稳定精确地实现定时功能.     

FPGA在运动控制系统中的设计

本文是在基于ARM FPGA的硬件平台上进行嵌入式运动控制系统的设计,ARM实现应用管理,FPGA实现插补运算,发出脉冲到伺服驱动系统,形成运动指令控制伺服电机运转等。文中对FPGA模块内部设计和控制方法的实现进行了详细阐述,并且给出了调试的结果。     

一种灵活的包含嵌入式存储器的FPGA结构

近年来,集成电路制造工艺的巨大提高使得FPGA有能力实现大的数字系统电路.这些大的系统通常需要大量的存储器以存储数据.很多FPGA生产商已经推出了含有大的嵌入式存储器的FPGA芯片.然而,大多数学术方面的CAD工具只针对于同质的FPGA结构(即只包括逻辑模块和布线通道的FPGA结构).FPGA的布线结构通常被表示为RRG(布线资源图).本文将介绍一种包含嵌入式存储器模块的FPGA的灵活结构以及一种建立RRG的方法.文中我们对VPR(versatile placingand muting)进行了改进,使得VPR可以处理包含嵌入式存储器结构的FPGA的布局布线问题,同时保持了VPR的灵活性.     

一种基于多核嵌入式系统的TD-LTE同步校正方法

针对TD-LTE系统中同步性错误随机发生的问题,提出了一种通过ARM+DSP+FPGA平台的嵌入式系统实现帧号和原语的同步校正方法。该方法基于TD-LTE射频一致性测试仪表硬件平台,通过该嵌入式系统中ARM、DSP、FPGA间的协调工作,由GPMC模块通过帧号和原语两方面对系统同步性进行校正。在TD-LTE射频一致性测试仪表硬件平台中进行了验证,结果表明,该方法在实现帧号与子帧号同步校正的基础上明显提高了TD-LTE系统通信的稳定性。     

嵌入式认知无线电实验平台设计与实现

为了能更好地研究和验证认知无线电相关技术和算法,本文提出一种嵌入式认知无线电实验平台的设计方案。该实验平台采用ARM+FPGA的双处理器结构,主要分为射频、基带处理和嵌入式控制3大部分。ARM作为主处理器,运行嵌入式Linux操作系统,负责整个通信系统的工作控制以及人机交互的工作;FPGA作为数据处理核心,主要负责对基带信号的处理、算法实现以及射频模块的配置工作。系统采用液晶触摸界面,使用灵活方便,可在脱离PC机的情况下工作,为认知无线电技术的研究工作提供了好的硬件平台。     

采用ARM的多FPGA串口命令选择配置及其应用

针对嵌入式系统中的多FPGA配置问题,结合实际应用,设计了一种基于ARM、NAND Flash存储器和串口的多FPGA命令选择配置方案。该方案以含有4片FPGA的嵌入式系统为例,选用ARM作为主控芯片,使用超级终端输入配置文件选择命令,构建了基于TMS320C6A8168、XC3S400AN和NAND Flash的硬件平台,实现了根据设备的应用差别加载不同FPGA配置文件的功能。详细描述了系统的硬件构成、软件实现以及在TD-LTE无线综合测试仪表中的应用情况。与传统基于专用存储芯片的配置方法相比,该方案大大提高了多FPGA系统配置的灵活性,在通信电子领域具有一定的实用价值。     

SWAM:SNN工作负载自动映射器

为了满足大规模脉冲神经网络(SNN)的计算需求,类脑计算系统通常需要采用大规模并行计算平台.因此,如何快速为SNN工作负载确定合理的计算节点数(即如何把工作负载合理映射到计算平台上)以获得最佳的性能、功耗等指标就成为类脑计算系统需解决的关键问题之一.首先分析了SNN工作负载特性并为其建立起计算模型;然后针对NEST类脑仿真器,进一步实例化了SNN的内存、计算和通信负载模型;最终设计并实现了一种基于NEST的SNN工作负载自动映射器(SWAM).SWAM可以自动计算出映射结果并完成映射,避免了极其耗时的工作负载映射手动试探过程.在ARM+FPGA、纯ARM、PC集群三种不同的计算平台上运行SNN典型应用,并比较SWAM、LM算法拟合和实测的映射结果.实验结果表明:SWAM的平均映射准确率达到98.833％,与LM方法与实测映射相比,SWAM具有绝对的时间代价优势.     

基于ZedBoard的SCA架构的设计与实现

Zed Board是Xilinx公司首款融合了ARM Cortex A9双核和7系列FPGA的全可编程片上系统,兼具ARM和FPGA两者的优势,是小型化SCA实现的最佳嵌入式平台之一。本文介绍了Zed Board平台的硬件结构,并针对SCA架构在专用硬件平台上无法实现的问题,通过分析研究MHAL硬件抽象层技术和OCP接口规范,设计了符合ZedBoard平台硬件环境的MHAL硬件抽象接口和FPGA波形组件容器,有效地解决了SCA架构在Zed Board平台上的实现问题,为在Zed Board上实现以SCA架构为核心的系统开发打下了基础。     

基于FPGA与ARM9的SSD系统设计的研究

设计并实现了基于FPGA与ARM9的SSD系统,详细介绍了系统的结构,关键器件的性能特点与重要模块的功能;深入研究了ARM9嵌入式系统的引导方法,Linux下FPGA驱动程序的设计方法,FPGA实时管理固态存储阵列的实现方法。该系统充分利用了构建基于ARM9的Linux嵌入式系统的高效便捷的优势;同时充分发挥了FPGA丰富的I/O引脚、可靠的实时处理等优点。     

ARM+FPGA的实时数据采集系统设计

研究设计了基于ARM+FPGA的实时数据采集的嵌入式平台,采用FPGA完成高速数据采集,通过ARM对FPGA进行管理控制.解决了测量仪器中高速数据采集与处理速度不匹配的问题以及Linux系统下中断的产生.通过ARM的高级外围总线实现了ARM与FPGA在测量仪器上的接口以及Linux系统下FPGA设备的驱动程序开发.     

Real-time NURBS interpolation using FPGA for high speed motion control

Modern motion control adopts NURBS (Non-Uniform Rational B-Spline) interpolation for the purpose of achieving high-speed and high-accuracy performance. However, in conventional control architectures, the computation of the basis functions of a NURBS curve is very time-consuming due to serial computing constraints. In this paper, a novel FPGA (Field Programmable Gate Array) based motion controller utilizing its high-speed parallel computing power is proposed to realize the Cox-de Boor algorithm for second and higher degrees NURBS interpolation. The motion control algorithm is also embedded in the FPGA chip to implement real-time control and NURBS interpolation simultaneously for multi-axis servo systems. The proposed FPGA-based motion controller is capable of performing the Cox-de Boor algorithm and the IIR (Infinite Impulse Response) control algorithm in about 46 clock cycles, as compared to the 1303 clock cycles by the traditional approach. Numerical simulations and experimental tests using an X-Y table verify the outstanding computation performance of the FPGA-based motion controller. The result indicates that shorter sampling time (10 μs) can be achieved for NURBS interpolation which is highly critical to the success of high-speed and high-accuracy motion control.     

基于NURBS曲线直接插补算法的嵌入式数控系统设计与实现

提出了一种结合486SX级别的X86微处理器和可编程逻辑器件CPLD两级控制的嵌入式数控系统设计方案,阐述了该系统的硬件接口电路设计;提出了基于改进S形加减速的NURBS曲线直接插补算法,在满足最大弦高误差、最大法向加速度以及最大进给速度要求的情况下,对插补曲线的加速段和减速段进行速度规划;最后采用基于该插补算法的嵌入式数控系统,在半圆形毛坯上进行了五角星NURBS曲线的实际加工,验证了所设计嵌入式数控系统的可行性和有效性,具有一定的工程应用价值。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

基于ARM和FPGA的高扩展性超声检测模块设计与实现

介绍了一种以ARM和FPGA联合作为中央控制处理单元的4路超声探伤模块。给出了其整体结构方案,阐述了以4路超声模拟信号为一组的多路超声探伤模块硬件扩展的设计思路和实现方案,讨论了FPGA对高速LVDS数据的采集、处理、时序同步功能的实现,ARM与FPGA之间总线接口的实现,ARM嵌入式系统功能以及网络通信功能的实现。实际应用表明,该功能模块能达到预期的设计要求,并能方便地实现硬件扩展。     

用于DVB-S的全数字QPSK解调器方案

根据Digital Video Broadcasting-Satellite（DVB-S）标准,设计了一种结构简单、算法易于FPGA硬件实现、可纠频偏范围大、性能较稳定的全数字正交相移键控调制（Quadrature Phase Shift Keying,QPSK）解调器系统实现方案,经过企业FPGA硬件平台调试,已被某商业产品采用。     

一种基于ARM及FPGA的新型智能化航迹仪的设计

一种新型智能化航迹仪的设计。系统采用基于ARM的嵌入式结构,软件选用VxWorks实时操作系统,接口板部分采用基于FPGA芯片的设计。详细介绍了航迹仪系统的软硬件设计。     

基于FPGA的实时SGM匹配算法研究与实现

传统SGM算法,运算复杂度高,硬件资源需求量大,难以应用到实时嵌入式系统中。为此提出一种基于FPGA嵌入式平台的实时SGM（Real-Time SGM,RT-SGM）算法。RT-SGM选取三个方向作为匹配算法的优化方向;设计新的算法的结构,使该算法能运行在Pipeline状态下;提出一种新型中值滤波算法对结果进行优化。在FPGA硬件平台上完成实验。实验结果表明,RT-SGM运行速度相比于传统SGM算法提高了30%,而在资源需求上只有传统SGM算法的一半,同时其精度与传统SGM算法相当,适合应用到实时嵌入式系统中。     

一种融合FPGA和ISS技术的软硬件协同验证方法

建立了一种基于硬件加速器FPGA 和指令集模拟器ISS对嵌入式系统功能进行软硬件协同验证的方法。针对此方法的实现,分析了协同验证过程中软硬件交互技术,并给出总线功能模型BFM结构及其实现方法。经实例验证分析表明,基于FPGA和ISS的协同验证方法,在对嵌入式应用系统验证中与其他几种常用方法比较具有较明显的优势。     

RTEX网络型嵌入式运动控制器设计

针对松下A5N驱动器,采用嵌入式构架以及网络通信模式,提出了基于模块化控制核心(ARM+FPGA)适应新型实时性网络通信RTEX的多轴嵌入式运动控制器硬件平台的设计方案,并移入实时多任务操作系统μC/OS-Ⅱ。详述了控制器的功能设计、硬件设计和软件设计流程。截至目前,运动控制器硬件平台搭建均已完成,并进行了通信实验和基于SCARA机器人平台的速度、位置控制实验。结果表明,控制器通信良好,性能稳定,能够较好完成伺服控制功能。