基于RSIP核编译码器的设计与FPGA实现

Altera公司的Reed-Solomon(RS)IP核功能强大,但使用该IP核需要进行握手信号的设计。介绍了一种基于IP核来实现RS编译码器的设计方法。分析了RS编译码器IP核握手信号的时序原理,并设计了相应的信号产生模块。介绍了RS IP核的参数配置和使用方法,并提供了整体的模块电路。为验证设计的正确性,对编译码器进行了时序仿真。针对具有最大误码的连续编码数据流进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错性能。     

Viterbi译码算法在55系列DSP上的C语言实现

为了在DSP中实现Viterbi译码,用C语言编程实现了一种全并行连续译码的Viterbi译码算法。其各功能模块用函数设计,纠错性能的测试和验证采用文件读写的方法,便于处理大容量的编译码数据,且能容易地修改错误的形式。仿真测试结果表明,该Viterbi译码算法的纠错性能完全达到甚至优于Viterbi理论算法纠错性能的极限,采用C语言设计,程序可读性好,且便于在不同系列DSP平台之间移植。     

平板电视画质改善IP核的研制

为改善平板电视显示器件特性引起的不足,提出研制画质改善IP核.该IP核采用数字图像处理技术,如图像细节自适应增强、色度瞬态特性改善等,从而显著提升了电视画面的质量.详细介绍该IP核的结构、开发流程及功能仿真和FPGA平台验证过程.作为嵌入式IP核在数字视频处理芯片DTV110中进行ASIC验证,验证结果表明该IP功能正确,对改善平板电视的画质有明显效果.     

40Gb/s交换IP软核验证和测试

研究40Gb／s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定，适应性强，达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb／s交换IP软核。     

PTCM+8PSK克服相位模糊技术的FPGA实现

8PSK解调存在7种相位模糊,传统的方法不能解决所有的相位模糊。以IP核为基础,设计了能克服7种相位偏转的功能电路。详细地阐述了相位模糊分辨编译码器、归一化速率监控电路、分支旋转和扇区值旋转电路的设计等,并进行了克服相位模糊的纠错性能测试。仿真测试结果表明,设计的PTCM+8PSK译码电路有很好的克服相位模糊的纠错能力,且在信噪比较低的情况下,有很好的纠错性能。     

基于IP核FIR滤波器的设计与FPGA实现

介绍了一种基于Altera公司IP核进行FIR数字滤波器的参数设计及在FPGA中的快速实现方法。为了达到FIR滤波器的性能要求,介绍了Matlab和IP核中信道冲激响应的阶数和时域系数的设计方法。编程实现了时域卷积运算,并给出了冲激响应和输入数据比特量化的方法和结果。为验证FIR滤波器设计的正确性,分别给出了Matlab和Model Sim中FIR低通滤波器的仿真输入波形和滤波输出波形。仿真结果表明,设计的滤波器通带信号完整,阻带滤波性能良好,该方法具有较好地适用性。     

PCI Express协议实现与验证

称为第3代I/O接口技术的PCI Express总线规范的出现,从结构上解决了带宽不足的问题,有着极为广阔的发展前景。基于Verilog HDL硬件描述语言及可综合化设计理念,完成了PCI Express IP核RTL代码的设计。IP核代码使用Verilog HDL语言编写,分模块、分层次地设计了事务层、数据链路层和物理层的逻辑子层,并进行了可综合化设计与代码风格检查。对设计的PCI Express IP核的功能分别从协议层次和应用层次进行了验证。具体实现上,采用Denali公司的PureSuite测试套件对IP核的协议兼容性进行验证,验证范围覆盖了IP核的3个层次以及配置空间,采用QuestaSim仿真工具对IP核的应用层进行验证。仿真结果表明,设计的PCI Express IP核工作正常,性能优良。     

基于8051核的数字电路系统验证技术

SoC设计的重要特征是IP集成,但是不同IP模块的集成给SoC验证工作带来大量的问题.文中基于8051核的总线构建一个8位SoC设计验证平台,该平台可重用IP模块的激励文件,并利用现有的EDA工具对不同设计阶段进行软硬件协同仿真,大大减轻系统验证的工作量.     

可配置的TFT-LCD控制器IP核的设计

设计实现了一种基于Avalon总线的,显示分辨率和像素深度均可配置的TFT-LCD控制器IP核.根据自顶向下的设计思想,将IP 核进行层次功能划分设计,采用Verilog 硬件描述语言实现该控制器以及它的外围逻辑时序的全部功能.并对IP 核进行仿真验证,最后加入到Nios II系统中,该IP 核经测试效果良好.     

面向SOC设计的可变规模的LCD驱动lP核的设计

文章介绍了一个面向SOC设计的可变规模的LeD驱动IP核,该IP包括四个独立的LeD驱动单元（DU）。不仅可以通过配置该IP使四个独立的Du分别驱动不同规模的LCD,而且能够实现四个Du级联来面对更复杂的应用场合。此外,设计了一个与wishbone总线相兼容的接口模块wrapper,并将该IP结合wrapper模块嵌入到0R1200平台来进行系统级的仿真验证。仿真结果表明该IP达到了设计要求,且通过修改wrapper模块可使该IP核适用于不同的SOC设计平台。