DR/RSSI组合室内定位系统设计与实现

针对缺少全球定位系统情况下的室内定位需求,提出了一种航位推算/接收信号强度指示组合的室内定位算法。基于搭载多传感器的智能移动终端,采用方位传感器监测航向,通过监测Z轴加速度判定步数,利用接收信号强度指示的绝对定位在线更新步长和修正航位推算产生的积累误差,充分发挥了两种定位方法的优势。对采用航位推算/接收信号强度指示组合算法的室内定位系统在安卓平台上进行了实现及有效性验证。     

一种基于总线复用的SoC功能测试结构设计

由于SoC结构的复杂性,必须考虑采用多种可测性设计策略.从功能测试的角度出发,提出了一种基于复用片内系统总线的可测性设计策略,使得片内的各块电路都可被并行测试.阐述了其硬件实现及应用测试函数编写功能测试矢量的具体流程.该结构硬件开销小,测试控制过程简单,可减小测试矢量规模,已应用到一种基于X8051核的智能测控SoC,该SoC采用0.35μm工艺进行了实现,面积为4.1 mm×4.1 mm,测试电路的面积仅占总面积的2%.     

基于视频的入侵检测系统

文中介绍基于视频的实时入侵检测系统的框架,采用动态背景生成和背景帧差方法检测入侵并分割入侵目标。该系统可广泛应用于对特定区域进行的安防监控。     

基于8051核的数字电路系统验证技术

SoC设计的重要特征是IP集成,但是不同IP模块的集成给SoC验证工作带来大量的问题.文中基于8051核的总线构建一个8位SoC设计验证平台,该平台可重用IP模块的激励文件,并利用现有的EDA工具对不同设计阶段进行软硬件协同仿真,大大减轻系统验证的工作量.     

基于FPGA的ARM SoC原型验证平台设计

基于FPGA的验证平台是SoC有效的验证途径,在流片前建立一个基于FPGA的高性价比的原型验证系统已成为SoC验证的重要方法。ARM嵌入式CPU是目前广泛应用的高性价比的RISC类型CPU核,文中主要描述了以FPGA为核心的ARM SoC验证系统的设计实现过程,并对SoC设计中的FPGA验证问题进行了分析和讨论。     

面向ＲＩＳＣ－Ｖ处理器的高速浮点单元设计

浮点单元是高性能处理器的速度瓶颈之一,基于广泛应用的开源RISC-V浮点单元原型,设计了一种面向RISC-V处理器的高速浮点单元。对该原型中时序最差的浮点融合乘加、除法开方、整数转浮点子模块分别进行静态时序分析,并定位其中需要优化的关键模块。针对该浮点单元原型中存在的问题,提出基于算法优化和流水线优化的设计思路,设计基4 Booth-Wallace乘法模块替代原有多位宽乘法模块,设计基于二叉树的并行前导零检测模块替代原有串行前导零检测模块,增加了部分子模块的流水线级数。基于SMIC 55 nm工艺对优化设计前后的RISC-V浮点单元原型进行了性能评估,优化后的工作频率达到820 MHz,提升了39.46%,而面积开销增加了15.14%。     

基于RISC-V处理器的固件更新系统设计

为简化嵌入式开发人员更新RISC-V处理器固件的操作流程,提出了一种易操作、高效且稳定的固件更新系统设计方法,包括BootROM引导流程设计和在应用中编程（in-application programming,IAP）设计。在BootROM引导流程设计中,通过启动参数再配置的方法,可使此引导流程兼容多种启动模式,如SRAM启动、主内存启动。在IAP设计中,处理器先通过通用异步收发传输器（universal asynchronous receiver/transmitter,UART）接收从上位机发送过来的新固件,该固件采用Ymodem协议发送,再通过串行外设接口（serial peripheral interface,SPI）进行片外Flash的重新烧写,以完成对系统固件的更新,同时,为保证接收新固件的可靠性,加入了循环冗余校验（cyclic redundancy check,CRC）算法。在现场可编程门阵列（field programmable gate array,FPGA）上对该系统进行了多次测试,均完成了对系统固件的更新,验证了该设计的可行性与稳定性。     

一种低压带隙基准源启动电路

电流模带隙基准源(CMBGR)在低电源电压电路中得到广泛的应用,但其启动行为仍值得关注。在启动电路不可靠的情况下,CMBGR会导致芯片失效,使得成品率下降。在分析CMBGR的启动和多个工作点问题后,提出一种只有两个稳定工作点的CMBGR,可通过监测电路状态和控制启动电路的充电来解决简并点问题。采用0.13 μm CMOS工艺,对提出的GMBGR电路进行设计与仿真。仿真结果表明,该电路产生的参考电压小于1.25 V,在－25 ℃~125 ℃之间的温度系数为4.7×10-6/℃,具有良好的启动性能。     

用于SAR ADC的低开销电容开关时序设计

逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5 μW,有效位数为11.2位,无杂散动态范围为75.6 dB。     

一种高性能DSP中断系统的研究与设计

提出了一种高性能数字信号处理器中断系统结构,通过中断优先级的灵活可变以及系统仲裁周期的可选择性,提高中断系统的执行效率.由于中断向量表的中断服务例程的可跨越性和中断优先级分组两个特点,提高了中断优先级排列的灵活实用性.通过引入外设控制处理器来作为中断服务的提供商,增加了中断处理的途径.理论分析与仿真结果表明达到了系统中断功能的要求.