基于FPGA的通用PCM接收解码电路的设计

为了准确接收提取某遥测系统的PCM数据,设计了基于FPGA的通用PCM接收解码电路,该电路通过基于锁相环的位同步器实现不同码率的PCM数据流接收,通过三态搜索理论的帧同步器可判别不同帧结构数据,码型转换模块识别并转换NRZ-L/M/S、BiФ-L/M/S 6种码型,最后电路将解调出的数据通过USB接口传送至计算机进行存储、显示和处理。该电路可识别码型不同、码速率不同以及帧同步码组不同的PCM数据流,兼有单端和差分输入接口,在遥测领域具有很强的通用性。     

位同步输入信号的直流基线调整与AGC实现

遥测系统中,位同步器输入接收机或采编器的PCM信号,幅度为0.2~10Vp-p,码率及码型可编程.因此需设计直流基线调整与AGC电路,将不同类型输入信号调整为固定的基线及幅度.设计采用速率为105MSPS的AD9246完成ADC采样,FPGA中计算幅值及直流基线,AD5312完成基线及AGC控制信号DAC输出,运放AD8047完成直流基线平移,可变增益放大器AD603完成AGC调整,实现将不同码率码型、不同直流偏置及幅度的信号调整为1Vp-p,满足位同步采样要求.     

基于PCM-FM体制下遥测作用距离研究

为了实现靶场试验数据的有效采集、遥测接收和发射系统的设计选择、遥测地面站合理布置等目的,在PCM-FM遥测体制下,采用靶场试验中典型的频点和码速率以及给出相应的遥测地面站的情况下,对遥测作用距离和遥测接收系统门限进行详细的分析和计算。同时对影响遥测作用距离的几个关键因素进行分析讨论,获得了对同一遥测发射和接收系统下,不同码速率的系统接收门限和遥测作用距离的计算结果。遥测作用距离的研究对遥测系统设计中码速率选择、遥测发射和接收机的研制具有重要的指导意义。     

基于FPGA的PCM-FM遥测中频接收机设计与实现

本文设计实现了一款基于FPGA的PCM-FM遥测中频接收机,在FPGA中实现遥测信号解调、位同步、帧同步等功能,系统码速率、帧长、帧同步码可灵活设置。接收机硬件结构简单,主要包括FPGA、ADC、电源转换芯片、USB接口芯片等常用器件,可单板实现,达到低成本、小型化设计要求。性能测试表明,中频接收机满足设计指标要求,目前该接收机已服务于多个项目。本文网络版地址：http：//www.eepw.com. cn/article/274756.htm     

一种基于再生伪码测距的遥测信号测距方法

为了简化深空探测器无线测量系统设计,解决下行系统受功率、带宽等因素限制遥测信号和测距信号权衡设计问题,在再生伪码测距技术的基础上,提出了一种基于遥测信号测距的新方法,以遥测数据符号代替测距伪码的功能,利用地面跟踪环路对遥测信号的跟踪测量实现下行测距,减少了独立的下行测距信号。分析和仿真结果表明:新方法简化了下行信号形式,降低了系统实现复杂度,在遥测码速率为100 kbit/s左右时,随机测距误差优于传统再生伪码测距模式,且随着遥测码速率的增加测距精度进一步改善。     

数字接收机中位同步器的研制

位同步器在通信系统中有重要的作用,直接影响接收机的性能。基带成形滤波器对信号频谱进行压缩时,利用个位同步器消除码间干扰和提高系统频带利用率。本文为升余弦成形滤波器的数字接收机设计出一种简单可行的位同步器,并通过仿真验证了其简单性和可行性。     

高速SDH帧同步系统性能与同步码组选择

介绍了高速 SDH系统中的帧同步器的设计 ,分析了影响帧同步器性能的参数选择。在分析的基础上 ,以 STM- 4为例选择帧同步器参数和帧同步码组 ,实现了一种应用于高速SDH系统的并行帧同步器的设计。     

高速移动条件下位同步器的设计

在通信系统中,会遇到发射机和接收机具有相对运动的情况,这将导致接收到的信号含有多普勒频移。多普勒频移使接收的信号相位发生旋转偏移,这对具有基带成形滤波器通信系统中的位同步器设计产生影响。如何在多普勒频移条件下设计出简单可行的位同步器是通信系统中的一个关键技术。     

基于以太网的时间同步器校园打铃系统设计

基于以太网的时间同步器控制系统设计,系统由一台服务器实现管理和控制所有节点上的时间同步器,时间同步器基于单片机C8051F340和网络转换器USR-TCP232-T设计。该系统利用原有网线,就可搭建整个控制系统,成本低、性能可靠、维护简单方便。     

SDH系统帧同步的研究与ASIC实现

介绍了SDH系统中的帧同步器的设计思想,依据ITU-T关于SDH技术体制的建议,分析并计算了STM-1帧同步器的几个重要参数,选择了合适的帧同步码组.并在此基础上,采用ASIC设计方法设计实现了用于SDH系统的STM-1的并行帧同步器,并进行了仿真模拟.     

A bit is a bit is a bit?

Bits are among the most anonymous, most elusive entities in the universe. Bits weigh nothing, occupy no space, obey no physical law, can be created spontaneously from nothingness, and can be endlessly replicated. Each in itself is the merest quantum of the Information Age, yet taken together all those little 1s and 0s are acting as if they were the most important force on the planet. And if you want indestructibility, then a bit is forever. The author briefly discusses the role of the bit in today's society     

利用16位DAC实现20位分辨率的设计

本文提出了一种利用可编程增益放大器提高系统精度的方法，即在精密DAC后端使用两个可鳊程增益放大器(PGA)PGA205从而提高该系统的精度。文章给出了基于TMS320VC5402和AD7846产生任意高精度波形的解决方案。     

Optimal bit rate conversion of MPEG-2 video bit streams

An optimal bit rate conversion scheme for MPEG-2 video bit streams, based on a drift free video transcoder, is proposed. It is shown that optimally transcoded bit streams produce better picture quality than both a cascade of decoder-encoder and than a standard encoder using the original pictures, at the same reduced bit rates     

一种新颖的4bit和5bit超宽带GaAs单片数字衰减器

介绍了一种新颖的DC～20GHz的4bit和5bit GaAs单片数字衰减器的设计、制造和测试结果.该衰减器的设计采用纵向思维的方法.最终得到的4bit数字衰减器的主要性能指标是:在DC～20GHz频带内,插入损耗≤3.5dB,最大衰减量15dB,衰减步进1dB,衰减平坦度≤0.2dB,衰减精度≤±0.3dB,两端口所有态的电压驻波比≤1.6,相对于参考态,衰减态的插入相移在-10°～5°以内,芯片尺寸1.8mm×1.6mm×0.1mm.5bit数字衰减器的主要性能指标是:在DC～20GHz频带内,插入损耗≤3.8dB,最大衰减量15.5dB,衰减步进0.5dB,衰减平坦度≤0.3dB,衰减精度≤±0.4dB,两端口所有衰减态的电压驻波比≤1.8,相对于参考态,衰减态的插入相移在-14°～2°以内,芯片尺寸2.0mm×1.6mm×0.1mm.     

一种新颖的4bit和5bit超宽带GaAs单片数字衰减器

介绍了一种新颖的DC～20GHz的4bit和5bit GaAs单片数字衰减器的设计、制造和测试结果．该衰减器的设计采用纵向思维的方法．最终得到的4bit数字衰减器的主要性能指标是：在DC～20GHz频带内,插入损耗≤3.5dB,最大衰减量15dB,衰减步进1dB,衰减平坦度≤0.2dB,衰减精度≤±0.3dB,两端口所有态的电压驻波比≤1.6,相对于参考态,衰减态的插入相移在－10°～5°以内,芯片尺寸1.8mm×1.6mm×0.1mm．5bit数字衰减器的主要性能指标是：在DC～20GHz频带内,插入损耗≤3.8dB,最大衰减量15.5dB,衰减步进0.5dB,衰减平坦度≤0.3dB,衰减精度≤±0.4dB,两端口所有衰减态的电压驻波比≤1.8,相对于参考态,衰减态的插入相移在－14°～2°以内,芯片尺寸2.0mm×1.6mm×0.1mm．     

A 16 bit/spl times/16 bit pipelined multiplier macrocell

A 16 bit/spl times/16 bit pipelined multiplier implemented in a two-layer metal 1.5 /spl mu/m CMOS/BULK technology has been developed. The design is based on the well-known modified Booth algorithm and is capable of operating at a 25 MHz clock rate. The multiplier is designed to be used as a macrofunction within larger chip designs. A structured design approach has been utilized so that reconfiguration of the basic array can be performed. The multiplier macrocell measures 1.7 mm/spl times/1.7 mm.     

Successive bit loading scheme

A new bit loading procedure with a successive loading structure is presented. The optimisation criterion of this scheme is to minimise the bit error rate (BER). This bit loading scheme is applied to an orthogonal frequency division multiplexing (OFDM) transmission system. Based on the measured signal-to-noise ratio (SNRn) values per subcarrier a successive loading structure is developed where the next bit is always loaded onto that subcarrier i which has the lowest BER and maximum remaining SNRi value.     

Television by the bit

The various types of advanced television (ATV) are defined, and the most advanced type, high-definition TV (HDTV), is discussed. The present status of HDTV development in the US, Japan, and Europe is examined. Signal processing requirements for HDTV are briefly considered, and the benefits of and prospects for all-digital HDTV are explored. Video compression techniques, implementation issues, and the future of HDTV are also discussed     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm2,功耗仅为205 mW。     

32bit RISC MPU＋16bit DSP英语学习机的系统设计

介绍了实现具有发音评测功能的嵌入式英语学习机的软硬件系统设计.系统硬件上采用32 bit RISCMPU:S3C44BOX 16 bit DSP:UniLite的结构,使该系统具有低成本、高性能的优势.软件平台采用μC/OS-Ⅱ μC/GUI.使该学习机具有较好的人机交互性和应用扩展性.采用基于CHMM的模型算法以实现发音评测功能.