基于测试系统的FPGA测试方法研究

FPGA已经成为当今数字化系统硬件设计的核心,全球90%以上的嵌入式系统设计工程师正在使用FPGA进行着各种各样的设计。FPGA的快速发展,为测试厂商带来了新的机遇和挑战,针对FPGA的各种创新测试技术和解决方案不断问世。文章介绍FPGA配置方法,着重介绍了利用测试系统(ATE)直接配置和基于CPLD+FLASH的FPGA配置方法,介绍了FPGA配置模式选择和配置代码生成方法,并以Virtex-II FPGA为例,详细讲述了FPGA配置与测试过程。     

FPGA配置过程监控系统设计

为了解决系统上电后FPGA应用程序配置失败的问题,设计了FPGA配置过程监控系统。深入分析了FPGA配置的工作流程,阐述了FPGA配置监控系统的核心监控电路、监控软件的设计思想、代码实现及仿真验证过程。最后,用MATLAB对实验数据进行分析处理,得出了FPGA器件的配置失败率和失败曲线以验证设计的可行性和优越性。实验结果表明:利用该系统可以使FPGA配置成功率达到100%,比传统设计方法的FPGA配置成功率提高了0.041%,满足了系统对FPGA配置应用程序成功率高、可靠性强的要求。应用结果显示,FPGA配置监控系统能及时监测出FPGA配置过程所出现的异常,判断分析出问题的根源,最终使FPGA应用程序在系统一次性上电后配置成功。     

X微处理器FPGA仿真的研究与实现

X微处理器是一款具有完全自主知识产权的通用64位高性能微处理器,规模大、复杂度高.结合X微处理器的FPGA仿真,探讨了FPGA仿真验证的技术难点:FPGA的划分、FPGA芯片引脚复用、多片FPGA芯片互连信号传输的完整性问题.提出了基于系统功能和流水线结构的FPGA划分方法与虚拟I/O技术,设计了可重配置的通用FPGA仿真板,解决了用多片FPGA芯片实现X微处理器仿真的难题.     

FPGA实验虚拟仿真平台建设的研究与实践

本文构建了FPGA实验虚拟仿真平台,包括FPGA软件共享、FPGA仪器共享和FPGA远程控制三大部分,实现了仿真平台网站建设,多个FPGA实验的搭建和远程网上操作控制等,提供了全新的教学辅助手段,节省了实验经费。仿真平台具有开放性、灵活性和可扩展性。     

基于静态随机存取存储器型FPGA的测试技术发展

可编程逻辑门阵列(FPGA)技术迅速发展,广泛应用于各种电子系统中,与此同时,对FPGA测试的需求也日益增多。针对FPGA的测试方法和特性进行综述研究,给出了测试对象FPGA的分类,根据FPGA的类型特点说明其测试重点,并着重介绍了目前应用最广泛的基于静态随机存取存储器(SRAM)型FPGA的内部资源结构。重点针对SRAM型FPGA,对相应的现有测试方法进行了分类与特性分析。最后对测试技术的发展方向进行了展望。     

基于网络和PowerPC系统的FPGA远程配置

在工程实践中,人们希望能远程灵活地配置FPGA,提出一种借助于网络实现远程配置FPGA的方法。当需要对FPGA进行重新配置时,使用传输层的TFTP协议,将配置文件由主控端通过Internet传输到与FPGA相连的嵌入式系统并保存起来,再由嵌入式系统产生被动串行配置FPGA所需的相应时序,完成对FPGA的配置工作。这样不仅节约了成本,缩小了系统体积,增加了系统灵活性,而且能根据需求的变化对FPGA进行远程配置。     

基于FPGA＋ARM的高速图像数据采集板的设计

提出了于FPGA＋ARM高速数据采集板的设计方法。采用FPGA完成高速数据采集,通过ARM对FPGA进行控制管理。利用DMA技术实现了FPGA与ARM之间的数据采集接口设计方案,并实现了Linux操作系统下FPGA设备的中断处理程序的开发。并通过设计千兆以太网接口实现了图像数据的实时远程传输。     

基于DSP的FPGA配置方法研究与实现

在数字电路中,FPGA＋DSP的系统结构应用日益广泛。为了减小此种结构的体积和降低成本,对FPGA采用了被动并行的配置方式。上电后,DSP首先完成自身程序的加载,之后充当配置FPGA的主处理器,从FLASH芯片中读取FPGA程序,按照配置时序完成FPGA的程序加载。在硬件设计上,创新性地采用了DSP,FPGA,FLASH共用数据总线的方式,当DSP从FLASH芯片中读取FPGA程序时,FPGA可以直接抓取出现在总线上数据来完成加载。实践证明,此种配置方法结构简洁,工作稳定,在一定程度上实现了小型化和低成本。     

解决SoC FPGA设计难题

主要FPGA供应商已经开始销售集成了硬核处理器内核的低成本FPGA器件,SoC类FPGA器件最终会成为主流。为能够充分发挥所有重要FPGA的灵活性,这些器件提供了FPGA设计人员和软件工程师还不熟悉的新特性。设计人员需要考虑怎样在FPGA和处理器之间初始化这些资源并进行分配,管理复杂的连接,以及处理器外设的各种设置。     

FPGA现状与发展趋势

文章分析了FPGA的发展历史,详细阐述了目前主流FPGA系列即Xilinx系列、Altera系列的产品特点,最后概述了FPGA的发展方向。FPGA今后主要朝高集成度、高速度、低功耗、低价格、系统集成方向发展。     

Viterbi译码器回溯算法实现研究

该文介绍了两种Viterbi译码器回溯译码算法,通过对这两种算法硬件实现结构上的优化,给出了这两种算法的FPGA实现方法,比较了两种实现方法的优缺点。最后将其应用在实际的Viterbi译码器设计上,验证了算法实现的正确性。     

FH-OFDM系统同步算法研究与FPGA实现

研究了FH-OFDM系统的跳频同步方法和定时同步方法。跳频同步中利用GPS同步脉冲保证了接收机的时间基准。定时同步中使用了基于最小均方差的判决方法,对匹配滤波器进行了改进,有效地减少了载波频偏的干扰,并针对FPGA应用对算法进行了简化。对FH-OFDM同步系统进行了FPGA实现,性能测试结果表明该同步实现方法可以快速准确地检测到信号帧以及各个符号的起始位置。     

低信噪比图像序列能量积累的硬件实现

讨论了两种常用的低信噪比图像序列能量累加算法,一种是针对帧间运动速度较小的多帧累加;一种是针对帧间运动速度较大的形态膨胀累加,并给出了这两种算法的FPGA电路实现框图。实验结果表明,设计的电路结构简单、流程清晰、实时性强、外部器件少、可扩展、可移植,并在实际应用中取得了较好的效果。     

基于FPGA的高速高斯随机数发生器

设计了一个基于FPGA的高速、高性能的高斯随机数发生器。首先简要介绍了以前的一些算法并指出其不足之处。然后阐明了本文的算法：对均匀随机数进行高效的变换以生成非常接近高斯分布的随机数,再依据中心极限定理把两个上述随机数相加得到高斯随机数。算法所需的运算只有RAM的读操作与乘法、加法运算。分析了算法的性能并与其他算法做了对比,证明了本文算法的高效性。最后给出了FPGA实现的系统结构,并分析了所需的硬件资源。     

数字电视中的频域频率同步技术

提出了一种宽带数字电视地面广播（BDB-T）系统的同步解决方案，重点研究了频域中的频率同步部分，通过对各种算法的仿真分析比较，给出易于实现、节省资源的频域频率同步算法并完成了相应的FPGA硬件电路设计，经BDB—T功能样机在实际无线环境中的传输测试，证明了算法及其电路的良好实际工作性能。     

基于FPGA的跳频通信频率合成器实现

探讨了一种基于FPGA的跳频通信频率合成器的实现方案,重点介绍其原理和电路设计,并给出了FPGA的仿真结果。结果表明该设计行之有效,实现了高度集成化。     

基于嵌入式微处理器和FPGA的高精度测频设计

根据等精度测频原理,设计实现了基于嵌入式微处理器SEP 3203和FPGA的测频系统,给出了系统的硬件组成和软件设计流程。在一片FPGA上实现宽范围、高集成度、高速、高精度和高可靠性的频率测量和数据处理,并和嵌入式微处理器SEP 3203实现通信,达到了将嵌入式微处理器灵活的控制功能与FPGA器件的有机结合。最后给出该设计方案的实际测量结果,达到了较高的频率测量精度。该系统已经应用于一款无纸记录仪中。     

基于FPGA的FIR升余弦滚降滤波器设计与实现

为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。     

Real-Time Implementation of Parallel Architecture Based Noise Minimization from Speech Signals on FPGA

In recent years, the real time hardware implementation of LMS based adaptive noise cancellation on FPGA is becoming popular. There are several works reported in this area in the literature. However, NLMS based implementation of adaptive noise cancellation on FPGA using Xilinx System Generator (XSG) is not reported. This paper explores the various forms of parallel architecture based on NLMS algorithm and its hardware implementation on FPGA using XSG for noise minimization from speech signals. In total, the direct form, binary tree direct form and transposed form of parallel architecture of normalized least mean square (NLMS), delayed normalized least mean square and retimed delayed normalized least mean square algorithms are implemented on FPGA using hardware co-simulation model. The performance parameters (SNR and MSE) of these algorithms are analyzed for the adaptive noise cancellation system and the comparison is made with parallel architectures of least mean square (LMS), delayed least mean square, and retimed delayed least mean square algorithms respectively. The hardware utilization of all the said algorithms are also analyzed and compared. The result shows that NLMS based implementations outperform than that of LMS for all forms of parallel architecture for the given parameters with negligence increase in device utility. The binary tree direct form of retimed delayed NLMS achieves the maximum SNR improvement (39.83 dB) in comparison to other NLMS variants at the cost of optimum resource utilization.     

基于泰勒级数展开信号分辨算法的FPGA设计与实现

为了从硬件实现角度研究信号检测与分辨算法,提出了基于泰勒级数展开信号分辨算法的FPGA设计方案。在分析算法在理想脉冲情况下性能的基础上,针对扩频信号情况提出相应的改进,然后给出具体FPGA实现,结合静态时序分析进一步优化。最后通过仿真与上板实测,验证了该方案的可行性,算法最高可跑在150MHz频率下,具有良好的速度性能。实验结果表明,该方案满足设计需求,为其他算法的硬件实现提供了参考。