基于Karatsuba和Vedic算法的快速单精度浮点乘法器

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。     

基于FPGA的寻址与运算操作数存储IP核设计

针对PLC浮点算术运算控制器中运算操作数需传送和存储的问题,提出了一种模块间并行执行寻址与运算操作数存储一体化IP核的思路.采用Verilog语言实现硬件电路构建,分析IP核外部接口结构并利用FPGA并行处理的特点对系统内部功能做出模块划分.在内部时序脉冲作用下,可以完成多种寻址方式访问存储器与寄存器堆以及运算操作数的快速传输.经仿真和板级测试可知,寻址与存储IP核能够按要求自主完成每条指令的功能,操作数据可在1个时钟周期内读取,提高了PLC执行指令速度.     

基于FPGA的一维DCT算法设计与实现

介绍了一种8点一维DCT的优化算法,并在FPGA上进行设计实现.通过采用流水线设计、移位相加乘法器等措施,有效地减小了FPGA的资源占用量,提高了运算速度.并在MaxPlus Ⅱ软件上进行了仿真和性能分析,验证了该设计的有效性和正确性.     

用一种新型FPGA逻辑单元实现乘法器

提出了一种基于改进进位链的FPGA逻辑单元结构,并用4×4二进制乘法器进行了验证.仿真实验表明,新型逻辑单元结构具有较高性能,实现乘法器只需要18个逻辑单元,而CyclonII器件需要39个逻辑单元,因此新型的逻辑单元性能明显优于目前商用的FPGA.     

FPGA乘法器在电能集中采集系统中的应用

设计了3种基于FPGA的乘法器,结合乘法器在电能采集中的应用,介绍了一种基于FP-GA乘法器的多路数据采集系统,给出了硬件原理框图,讨论了不同乘法器在该系统中的应用.各乘法器设计使用VHDL语言,并在QuartusⅡ中完成设计和仿真.     

基于FPGA的乘法器设计和实现

乘法器是数字信号处理领域的基本逻辑部件,应用广泛。用Verilog硬件描述语言设计了加法树乘法器、查找表乘法器和Booth乘法器,在Modelsim软件环境下进行了仿真,在QuartusII开发平台上基于Stratix器件对这三种方案进行了综合验证,并对结果进行了分析和比较。     

面向科学计算程序的向量化

针对FPGA实现指数运算时,CORDIC方法计算范围小而多项式逼近需要较多乘法器的问题,设计了一种基于组合-移位的指数运算FPGA实现方法。通过对查找表中元素的线性组合逼近自变量,将其映射为对应指数函数值的相乘(加减移位),实现准确的指数运算。仿真结果表明,该指数运算的FPGA实现方法以较少的资源占用保证了指数运算的精度和速度,取得了良好的实现效果。     

一种快速测频的方法

介绍了一种利用信号变换处理提高数字接收机测频速度的方法,并对其测频原理进行理论分析和仿真、FPGA实现。在实际应用中,该方法可用加法器替代乘法器,因此大幅减少了计算量。同时,还对该方法的性能进行了分析,就标准偏差指标对比了Prony法和FFT法,表明其抗干扰能力也比较强,说明了该方法有一定的理论和实际价值。     

常系数乘法器的VLSI高效设计

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。介绍了一种基于二进制补码数实现CSD编码的转换算法。通过采用多种优化技术，提出了基于CSD编码技术的常系数乘法器的VLSI高效设计。采用Venlog硬件描述语言实现了一组小波滤波器的乘法单元的RTL描述。在Xilinx ISE4．1环境下对设计进行了功能仿真、综合和FPGA原型实现。     

基于FPGA对称型FIR滤波器的设计与实现

在基于FPGA的对称型FIR数字滤波器设计中,为了提高速度和运行效率,提出了使用线性相位结构和加法树乘法器的方法,并利用Altera公司的FPGA开发软件QuartusⅡ进行仿真实现.实验结果表明,该方法和传统的移位相加乘法器和直接结构的FIR滤波器相比,这种方式在性能上有着明显的优势,具有使用逻辑单元少,执行效率高的特点.可以在以后的设计中作为子模块使用.     

流水线技术在FPGA设计中的实现

在数字系统设计中，提高系统的运行速度是设计的一个难点．本文根据流水线设计的基本思想，介绍了利用VHDL语言描述流水线模块的方法，并以4位整数乘法器的设计为例阐述流水线技术设计的过程．通过流水线设计的不同乘法器在MAXPLUSⅡ中编译、综合下载到FPGA中后，对其特性进行统计分析，证明了流水线技术在提高运算速度方面的明显作用．     

多位乘法器的多阶Booth算法的实现

讨论分析了传统Booth算法及改进二阶Booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度．     

基于FPGA的数字通信误码测试系统设计

提出了一种基于FPGA的数字通信误码测试系统设计方法,重点讨论了实现误码测试的伪随机序列产生,自校验误码插入,位同步原理及实现方法,在EP1K30TC144-3FPGA上实现了测试系统的核心模块。     

AD9862在中频数字处理中的应用

介绍了高性能混合信号前端(MxFE)处理器AD9862的基本原理以及在中频处理中的应用,给出了FPGA的SPI接口实现和收发状态下AD9862寄存器配置。     

Design of area and power efficient Radix-4 DIT FFT butterfly unit using floating point fused arithmetic

In this work, power efficient butterfly unit based FFT architecture is presented. The butterfly unit is designed using floating-point fused arithmetic units. The fused arithmetic units include two-term dot product unit and add-subtract unit. In these arithmetic units, operations are performed over complex data values. A modified fused floating-point two-term dot product and an enhanced model for the Radix-4 FFT butterfly unit are proposed. The modified fused two-term dot product is designed using Radix-16 booth multiplier. Radix-16 booth multiplier will reduce the switching activities compared to Radix-8 booth multiplier in existing system and also will reduce the area required. The proposed architecture is implemented efficiently for Radix-4 decimation in time(DIT) FFT butterfly with the two floating-point fused arithmetic units. The proposed enhanced architecture is synthesized, implemented, placed and routed on a FPGA device using Xilinx ISE tool. It is observed that the Radix-4 DIT fused floating-point FFT butterfly requires 50.17% less space and 12.16% reduced power compared to the existing methods and the proposed enhanced model requires 49.82% less space on the FPGA device compared to the proposed design. Also, reduced power consumption is addressed by utilizing the reusability technique, which results in 11.42% of power reduction of the enhanced model compared to the proposed design.     

基于FPGA的数字相位计在相位测距系统中的研究

结合相位测距系统详细介绍了一种数字相位计的实现方法,该方法是基于FPGA(现场可编程门阵列)芯片运用FFT(快速傅立叶变换)算法完成的。阐述了在实时高速测量场合运用FPGA器件的优势,并给出这种新型数字相位计的基本原理和具体实现过程。     

数字电视DVB标准能量扩散的FPGA设计与实现

提出了一种基于FPGA的数字电视DVB标准能量扩散设计方法,讨论了实现数据随机化的伪随机序列及其VHDL描述,硬件部分在Altera EP1C6Q240C6 FPGA上实现了能量扩散电路模块。     

基于FPGA实现的AD1674高精度快速数据采集系统

介绍了以FPGA为核心,辅以必要的模数转换器件AD1674构成的高精度快速采集、存储控制系统的实现,并且可以通过单片机或DSP进行数据的后续处理.着重阐述了基于QuartusⅡ平台的FPGA内部三个功能模块的实现方法,有的模块还给出了时序仿真波形图.