流水线技术在FPGA设计中的应用

本文讨论了在FPGA中设计流水线加法器、乘法器和16阶低通滤波器的设计方法,并以一个16阶低通FIR滤波器设计为例,对该方法设计的加法器、乘法器和滤波器进行性能对比,说明了给出的流水线方法能较好地提高运算速度.     

基于Altera FPGA的部分串行FIR滤波器

为了设计资源消耗少、性能优良、通用性强的FIR滤波器,提出一种利用Altera CYCLONEIII 系列FPGA内部M9K RAM、硬件乘法器和逻辑单元构建部分串行FIR滤波器的设计思想.与完全串行结构相比,成倍提高了运算速度,减少了运算延迟;与完全并行结构相比,减少了逻辑单元的消耗.利用MATLAB中的fdatool工具设计FIR滤波器,并对系数进行量化;利用Quartus软件编译,并通过Modelsim软件仿真testbench中响应的输入、输出量.仿真结果验证了该设计方法的正确性,所设计的部分串行FIR滤波器具有资源消耗少、运算速度快等特点.     

基于FPGA的FIR滤波器在超声导波接收系统中信号降噪的应用

在超声导波接收系统中,为了抑制采集信号中的噪声,在超声导波接收系统信号采集端,设计基于FPGA的FIR数字滤波器对信号进行滤波处理.介绍FIR滤波器的数学原理,讨论了在FPGA中实现并行结构FIR滤波器的方法.利用MATLAB设计FIR滤波器,并在FPGA中利用Verilog编程实现该滤波器.在Model Sim中进行仿真,能够达到滤波要求.结果表明:在开发的系统中对设计的FIR滤波器进行实际超声导波信号测试,能够实现良好的滤波.     

基于IP Core的FIR数字滤波器的FPGA实现

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号.使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果.整个过程方便、快捷;去伪延迟控制器效果明显.     

基于FPGA的32阶FIR滤波器设计

研究了一种采用FPGA实现32阶FIR数字滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量化问题;研究了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题.实验结果表明了该方法的有效性.     

基于FPGA和DSP Builder的FIR数字滤波器设计

针对FIR数字滤波器的基本原理和结构特点,利用DSP Builder软件设计了一个低通的32阶FIR数字滤波器,并对此进行功能仿真,同时将该设计下载到FPGA中进行硬件测试。测试结果表明,采用该方法设计FIR滤波器简单易行,可缩短设计进程,设计出的滤波器性能稳定、可靠,达到了预期目标。     

基于FPGA的抗混叠FIR数字滤波器的设计与实现

提出了基于FPGA的抗混叠FIR数字低通滤波器的设计与实现.利用Matlab和FDATool设计并确定FIR滤波器的系数,通过Altera DSP Builder和Matlab/Simulink完成滤波器模块的设计和仿真,DSP Builder可将设计好的滤波器模块直接转换成在FPGA上实现滤波器所需的VHDL语言,并在Quartus Ⅱ平台上进一步完成该滤波器的仿真和FPGA实现.最后对叠加有混叠频率成分的的电网电压信号进行滤波仿真,结果表明,滤波器符合设计要求.这种利用DSP Builder将Matlab和Quartus Ⅱ设计工具结合起来进行FIR数字滤波器设计的方法简单有效,所生成的滤波器模块可移植性好.     

基于FPGA多级分布式算法的FIR数字滤波器的设计

目的 实现多级分布式算法,设计滤波器以提高运算速度,节省资源.方法 多级分布式算法采用串并结合的方式实现,从底层到顶层逐级构建数字系统,通过查表法完成基于多级分布式算法的FIR滤波器设计,使用Quartus Ⅱ自带的仿真软件对系统进行仿真,并将滤波器输出结果 导入Matlab进行功率谱分析.结果 在FPGA上实现了FIR数字滤波,由功率谱密度曲线分析,测试信号经FIR滤波器滤波后,高频分量对低频分量的衰减可达到23 dB,很好地抑制了带外频谱.达到与传统FIR滤波器同样的滤波效果.结论 基于FPGA多级分布式算法的FIR数字滤波器具有良好的滤波效果,其设计方案具有可行性.     

一类逻辑器件实现FIR数字滤波器电路模型

主要研究时域可编程逻辑器件(FPGA)上实现低通有限冲激响应(FIR)数字滤波器结构.在分析了FIR数字滤波器的基本理论的基础上,利用Matlab设计出原型滤波器,使用全串行分布式算法作为滤波器的硬件实现算法,外围辅以单片机电路和FPGA进行通讯,并且给出了详细的算法编程和仿真波形图.突破了并行处理与流水级数的限制,可以很好地实现信号处理的实时性.同时,开发程序的可移植性好,可以缩短开发周期;数据的配置灵活,可以应用到不同的场合.     

二维滤波器分布式算法结构的改进与实现

针对数字滤波器对现场可编程门阵列(FPGA)的资源利用率过低的现状,对Meher等人提出的二维分布式有限长单位冲激响应(FIR)滤波器结构进行了改进,增加了延时模块,用二进制位权乘法(*2n)替代移位相加结构.提出了基于二维分布式算法的两种设计结构:"延时型"和"改进型",并且应用FPGA实现了这两种结构.根据"改进型"和"延时型"两种结构分别设计了3,7,15,31,63阶Ⅱ型线性FIR滤波器.为验证"改进型"FIR滤波器的设计效果,应用Altera DE2开发板及其配套的AD/DA子板进行测试,结果显示:设计好的滤波器完全滤除了通带外信号,实现了带通滤波的目标.     

基于EPGA的FIR滤波器设计与仿真

介绍了数字滤波器理论及其常见实 现方法的基础,提出了一种基于EPGA的高效实现方案''该方案采用对称结构,加法、乘法运算和级联技术,利EPGA 芯片Maxplus软件对该方案进行了仿 真验证。结果表明基于EPGA的实现方案速度快、实时性好%节省硬件资源,具有重要的工程应用价值。     

基于FPGA的中频数字接收器设计

文章在介绍了中频数字接收理论,即低通采样理论、带通采样理论的基础上,给出了中频带通采样结构。设计了一种基于FPGA的中频数字接收器,该中频数字接收器具有1GHz的采样速率,8bit的分辨率。软件功能全部在FPGA内部实现,包括了串并转换、数字混频、FIR滤波等功能模块。由于该设计采用了FPGA作为信号处理器,其设计灵活及可编程等特点使得该设计具有较强的通用性,适用于工程应用。     

基于改进的分布式算法实现FIR滤波器

给出改进的分布式算法实现数字FIR滤波器,用Matlab／Simulink DSPBuilder和QuartusⅡ建模、仿真,以FPGA为硬件载体直接实现FIR滤波器。结果表明该方案既节省了FPGA的硬件资源又提高了系统速率。     

FPGA-Based Efficient Programmable Polyphase FIR Filter

The modelling, design and implementation of a high-speed programmable polyphase finite impulse response (FIR) filter with field programmable gate array (FPGA) technology are described. This FIR filter can run automatically according to the programmable configuration word including symmetry/asymmetry,odd/even taps, from 32 taps up to 256 taps. The filter with 12 bit signal and 12 bit coefficient word-length has been realized on a Xilinx Virtex Ⅱ-v1500 device and operates at the maximum sampling frequency of 160 MHz.     

结构健康监测系统中FIR滤波器的设计

针对结构健康无线传感器网络监测系统中,需要对节点数据进行预处理问题,采用FPGA（field-programmable gate array）为硬件平台,设计了FIR（finite impulse response）数字滤波器,对节点的数据进行数字滤波处理.设计中利用MATLAB/Simulink、DSP Builder软件对数字滤波器进行建模、滤波系数计算、系统模型仿真和生成相应的VHDL工程文件;利用Quartus-II软件对工程文件进行综合、编译和调试,并且生成相应的底层原理图模块.通过对1 kHz和4 kHz的两个正弦波混合信号进行仿真滤波表明,4 kHz的高频干扰信号被有效地滤除,实现了FIR滤波器的性能.将生成的VHDL代码下载到FPGA中,实现了基于FPGA的FIR滤波器设计.     

基于DSP—TMS320C5402的FIR数字滤波器设计

数字FIR滤波器广泛地应用于数字信号处理领域。主要介绍了通过改进算法,利用TMS320C5402芯片的丰富指令和自动溢出保护功能,采用窗函数法,借助MATLAB程序设计语言设计数字滤波器的方法。并通过分析FIR滤波器的结构,对FIR数字滤波器做了一定简化,使得在定点DSP芯片上容易实现。