一种基于选择触发的低功耗扫描链结构

利用一个和扫描链等长的扫描移位寄存器,对传统扫描链进行改造,提出了一种新型的选择触发的扫描链结构。它有效地降低了传统扫描链扫描移位过程中的动态功耗,并提高了扫描时钟频率,同时它所需要的测试数据为原始测试向量集的差分向量序列集合,编码压缩差分序列中连续“0”的测试数据后,在解压测试时不需要分离的CSR（Cyclical Scan Register,循环扫描移位寄存器）。在ISCAS’89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,能有效地降低扫描移位过程中的平均功耗。     

四线电阻式触摸屏线性度测试的研究

本文提出一种测试电阻式触摸屏线性度的方法。该方法将接触点的坐标集合转换到与之等价的电压集合,简化测试流程,提高了测试精度。同时,该方法首次提出纠偏算法,在一定程度上解决了触摸屏测试时有偏移情况下的精度问题,并对测试中的典型噪声进行分析并提出针对性的除噪方法。实验结果表明,该方法提高了测试速度和测试精度,可以满足实际测试应用。     

四线电阻式触摸屏线性度的测试的研究

本文提出一种测试电阻式触摸屏线性度的方法.该方法将接触点的坐标集合转换到与之等价的电压集合,简化测试流程,提高了测试精度.同时,该方法首次提出纠偏算法,在一定程度上解决了触摸屏测试时有偏移情况下的精度问题,并对测试中的典型噪声进行分析并提出针对性的除噪方法.实验结果表明,该方法提高了测试速度和测试精度,可以满足实际测试应用.     

基于改进混沌映射的图像加密算法

为保证图像传输过程中的安全性,针对传统混沌映射加密算法存在的缺陷,提出一个基于改进混沌映射的图像加密算法。采用雅克比椭圆映射对初始密钥进行迭代,产生新的密钥;采用位置集合置乱方法对该密钥进行处理,得到一个位置集合,利用该位置集合对明文图像进行加密,得到密文图像;采用仿真实验测试算法的性能。仿真结果表明,该算法可以获得较好图像加密效果,具有安全性高、密钥空间大等优点。     

一种基于配置管理环境的自动测试定位系统

一个建立了配置管理环境的开发团队,可以进行使用版本定位调试方法来调试软件。文章所探讨的自动测试定位系统可以自动化该过程。设计该系统首先要构造可疑版本的集合,然后以此集合为输入,求解出维数不固定的笛卡尔积。利用该结果进行自动测试,确定引起错误的最小版本集合。版本分组和多测试包测试的手段可以进一步提高该系统的可用性。该系统有助于软件开发团队进行迭代增量式的开发。     

基于输入输出关系的局部组合测试技术

主要针对软件测试中黑盒测试时测试用例集过大,以及测试效率低的问题,提出了一种有用有效的测试用例集生成设计方法.该方法根据待测系统参数的输入输出关系,对输入参数进行分组生成输入参数的组合关系集,再仅对组合关系集中每组输入变量生成两两组合覆盖测试用例集合,然后进行水平拼接生成最终的用于待测系统测试的测试用例集合.实验结果表明,该方法不仅能有效地减少了测试用例数目,而且还能够保持了原来测试检错能力,从而提高测试效率.     

基于自适应编码次序的多级树集合分裂算法

为了在图像轮廓处获得更好的压缩效果,在多级树集合分裂(SPIHT)算法的基础上提出了一种优先编码周围邻域中重要系数较多的系数与集合的小波图像压缩算法。在编码之前对系数或集合按照周围重要系数的个数进行排序,而且在扫描完周围有重要系数的集合后,就精细扫描已经得到的重要系数。这种编码次序是自适应确定的,不需要任何额外的存储空间,而且在到达指定压缩比时能够编码更多的重要系数。实验结果表明,对比原来的SPIHT算法,该方法能提高峰值信噪比并改善主观视觉感受。     

基于程序分析的通信软件模型驱动测试研究

针对通信软件的模型驱动测试框架中出现的测试生成问题,对MSC测试模型的测试生成方法进行改进,获得有效的系统测试集。采用符号执行和程序分析相结合的方法,收集生成的约束、测试脚本变量与被测系统变量之间的映射关系,据此生成测试模型,进一步进行模型验证和测试生成。这种方法可以对原有的测试集合进行半自动的扩展,对关心的程序路径进行测试覆盖,从而提高测试集合的有效性和完备性。     

边界扫描测试优化算法--极小权值-极大相异性算法

ＩＥＥＥ１１４９．１边界扫描机制是一种新型的ＶＬＳＩ电路测试及可测试性设计方法,在边界扫描测试过程中,生成合理的测试向量集是有效应用边界扫描机制对电路系统进行测试的关键。在分析现有边界扫描测试生成算法的基础上,提出了一种极小权值－极大相异性算法。该算法可以在确定边界扫描测试向量集的紧凑性指标的前提下,生成故障诊断能力相当优化的测试一集。仿真试验表明,该算法的性能优于现有的类似算法。     

支持SVF的边界扫描测试系统的设计与实现

边界扫描技术是一种完整的、标准化的可测性设计方法,它提供了对电路板上器件的功能、互连等进行测试的新途径.本设计实现了一种能够自动生成SVF测试图形的边界扫描测试系统,然后利用该系统进行了PCB板级的扫描链完整性测试和芯片互连测试,测试结果分析表明系统可以检测出被测对象的故障类型.     

低成本的两级扫描测试结构

提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量.     

等值线图的任意多边形裁剪算法*

提出了一种适合等值线图裁剪处理的算法,该算法通过构造扫描带,然后对落在每条扫描带内的线段进行处理,从而获得等值线在裁剪多边形内的部分。用实际的大量数据进行了多边形区域裁剪的测试,实践证明,这种方法可行且提高了效率。     

一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS89基准电路上进行的实验表明,提出的方案不但降低约(N-1)?N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

FPGA配置芯片测试方法的研究与实现

集成电路规模越来越大,测试难度也越来越高,边界扫描方法的提出降低了测试的复杂度,适合进行大规模集成电路的测试。介绍了边界扫描的概念和特点,研究了FPGA配置芯片测试方法,并在V93000测试系统上实现了配置芯片EPC2的边界扫描测试,给出了具体测试过程,符合IEEE1149.1边界扫描规范,为具有JTAG接口的元器件测试提供了依据。     

一种基于扫描链阻塞技术的低费用测试方法

为进一步降低测试功耗及测试应用时间,提出一种基于扫描链阻塞技术且针对非相容测试向量的压缩方法.该方法考虑前后2个测试向量之间不相容的扫描子链,后一个测试向量可以由扫描输入移入若干位以及前一个测试向量的前若干位组合而成.实验结果表明,该方法能够有效减少测试应用时间,提升效率.     

基于扫描森林结构的种子编码方案

扫描森林是一种有效的扫描结构，它能够大幅度地降低测试应用开销、测试功耗以及测试数据容量。该文针对采用扫描森林结构的待测电路提出了一种新的种子编码方案。在该方案中，伪随机测试向量覆盖电路中的易测故障，使用ATPG对剩余故障生成确定性测试向量，将其中某一测试向量对应的种子编码为LFSR扩展成该向量需要运行的时钟周期数。实验结果表明，提出的方案能大幅度地降低种子存储数据量，最大降幅达到了83.3％。     

扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况,设计出一种新的具有多个扫描输入的扫描树结构,该结构能有效降低测试应用时间和平均测试功耗。实验结果表明,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%。     

Dynamic scan: driving down the cost of test

Two factors primarily drive the soaring cost of semiconductor test: the number of test patterns applied to each chip and the time it takes to run each pattern. Typical semiconductor testing for each chip involves a set of 1,000 to 5,000 test patterns. These tests are applied through scan chains that operate at about 25 MHz. Depending on the size of the scan chains on the chip, a set of test patterns can take a few seconds to execute per chip. It's easy to see that even a small decrease in either the number of patterns or the time to execute them can quickly add up to big savings across millions of fabricated chips. This potential savings forms the basis for dynamic scan, a new approach to the well-established scan test methodology. The authors initial studies indicate that dynamic scan could easily reduce the time spent applying test patterns by 40 percent. A more theoretical analysis shows a potential savings of as much as 80 percent.     

一种改进的鱼眼图像轮廓提取算法

对鱼眼图像进行轮廓提取是利用鱼眼图像生成球面全景图的前提,鱼眼图像轮廓提取的扫描线逼进算法具有计算量小、速度快的优点,应用较广。针对其存在对噪点抑制能力不足的缺点,提出建立新的扫描线、控制阈值的选取以及对半径进行修正等方法对扫描线逼进算法进行改进,以提高算法对噪点的抑制能力,增强校正畸变能力。实验证明,算法能准确地提取鱼眼图像轮廓,计算量小,实时性好,获得了良好的校正效果。     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.