用于微机械加速度计的亚微米工艺ADC设计

为了满足高性能微机械加速度计输出数字化的应用需求,基于亚微米工艺提出了一种16位高阶∑Δ模数转换器。采用五阶前馈单比特量化的方法,实现转换器低失真输出。前级积分器采用增益增强折叠共源共栅一级运放结构,提高低频增益,减少前级运放增益非线性对转换器失真的影响。应用积分器输出摆幅优化的方法和开关电容共模反馈电路的方案降低了整体功耗。测试结果表明,当采样频率为8MHz时,小信号输入失真度低于90dB;在低功耗模式下采样频率降低到4MHz,失真度接近90dB。这种高集成大动态范围的五阶前馈∑Δ模数转换器结构实现了16位输出精度,能够满足微机械加速度计的输出信号转换要求。     

新型流水线ADC的设计与分析

设计和分析了一种新型的流水线式模数转换器。电路设计主要包括一种开关采样差分折叠式共源共栅增益级、两个时钟控制动态比较器组成的两位模数转换器、两位数模转换器。由于采用了电容下极板采样、全差分和开关栅电压自举,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了模数转换器的线性度、信噪比、转换精度和速度。该转换器的设计是在0.6 μm CMOS工艺下实现,转换器在采样频率为5 MHz、信号频率为500 kHz时功耗为70 mW;SFDR为80 dB。     

全差分环形放大器的流水线模数转换器设计

为了实现低功耗流水线模数转换器,本文提出了一种新型全差分环形放大器,并基于它设计了一款10 bit40 MS/s流水线模数转换器。本文采用HHGRACE 0. 18μm 1P6M混合信号工艺完成电路设计,当差分输入频率为2. 001 95 MHz的正弦信号时,仿真得到有效位数为9. 74位,最大微分非线性±0. 5LSB,最大积分非线性为±0. 65 LSB,整个ADC功耗为5. 32 m W,实现了低功耗模数转换器的设计。     

高精度电荷域ADC共模电荷误差前台校准电路

提出了一种数模混合型高精度共模电荷误差校准电路,可对电荷域流水线模数转换器中由增强型电荷传输电路电荷传输关断电压随工艺、电压和温度波动、输入共模电荷变化、各流水线子级中电容非线性而引起的各类共模电荷误差进行精确补偿．所提出的高精度共模电荷误差校准电路被运用于一款14bit210MS/s电荷域模数转换器中,并在1P6M 0.18μm CMOS工艺下实现．测试结果显示,该14bit模数转换器电路在210MS/s条件下对于30.1MHz单音正弦输入信号得到的无杂散动态范围为85.4dBc,信噪比为71.5dBFS,而模数转换器内核功耗仅为205mW,面积为3.15mm²．     

一种新型双通道MOS开关栅压自举电路

设计了一种新的低压、高速、高线性度的双通道MOS开关栅压自举电路,该电路采用同时自举NMOS和PMOS的并行结构,不但降低了MOS开关的导通电阻值,同时在输入信号的全摆幅范围内实现了常数的导通电阻;考虑了器件可靠性要求且与标准的CMOS工艺技术兼容．采用0.13μm CMOS工艺和1.2V工作电压的仿真实验表明,提出开关的导通电阻在全摆幅输入信号范围内的变化量小于4.3%;在采样频率为100MHz,输入峰峰值为1V,输入频率为100MHz时,提出开关的总谐波失真达到-88.33dB,较之传统的NMOS自举开关以及标准的CMOS传输门开关,分别提高了约-14.8dB和-29dB．设计的开关可应用于低压、高速高精度的开关电容电路中．     

全差分环形放大器的流水线模数转换器设计

为了实现低功耗流水线模数转换器(Analog Digital Converter,ADC),本文提出了一种新型全差分环形放大器(Ring amplifier),并基于它设计了一款10bit 40 MS/s流水线ADC。本文采用HHGRACE 0.18um 1P6M混合信号工艺完成电路设计,当差分输入频率为2.001 95 MHz的正弦信号时,仿真得到有效位数(ENOB)为9.74位,最大微分非线性(DNL)为±0.5LSB,最大积分非线性(INL)为±0.65 LSB,整个ADC功耗为5.32 mW,实现了低功耗模数转换器的设计。     

全差分环形放大器的流水线模数转换器设计

为了实现低功耗流水线模数转换器(Analog Digital Converter,ADC),本文提出了一种新型全差分环形放大器(Ring amplifier),并基于它设计了一款10bit 40 MS/s流水线ADC。本文采用HHGRACE 0.18um 1P6M混合信号工艺完成电路设计,当差分输入频率为2.001 95 MHz的正弦信号时,仿真得到有效位数(ENOB)为9.74位,最大微分非线性(DNL)为±0.5LSB,最大积分非线性(INL)为±0.65 LSB,整个ADC功耗为5.32 mW,实现了低功耗模数转换器的设计。     

用于电荷域流水线ADC的1.5位子级电路

针对高速高精度模数转换器的性能依赖于高增益带宽积运放而导致较大功耗的问题,提出了一种基于斗链式电荷器件的电荷域流水线1.5位子级电路．该子级电路使用增强型电荷传输电路来实现电荷传输和余量电荷计算,去除了传统流水线模数转换器中的高性能运放,可大大降低模数转换器的功耗．基于所提出的1.5位子级电路,在0.18μm CMOS工艺条件下,设计了一款10位、250MS/s电荷域流水线模数转换器．测试结果表明,该模数转换器样片在全速采样时对于9.9MHz正弦输入信号转换得到的无杂散动态范围为644dB,信噪失真比为56.9dB,而功耗为45mW．     

40MS／S全差分采样-保持电路的设计

介绍一种用于10位分辨率，40MHz采样频率流水线结构模数转换器中的全差分采样一保持电路设计。该采样一保持电路是运用电容下极板采样技术设计的，不仅有效地避免了电荷注入效应引起的采样信号失真，而且消除了时钟馈通效应的不良影响；采用自举模拟开关来提高开关管的栅过驱动电压。采样一保持电路中的运算放大器采用全差分结构，可以省略掉反馈电容。该电路基于3V单电源供电的CMOS工艺，并利用HSPICE模拟软件，采用0．34um工艺条件的BSIM3．V3．1参数模型进行了模拟。     

一种应用于低电平MMC的混合调制策略

针对太阳能及风能发电中低电平模块化多电平换流器(Modular Multilevel Converter,MMC)存在高谐波、高开关频率等问题,提出一种新型MMC混合调制策略.该调制策略引入开关函数和子模块电容电压的瞬时状态,借助载波调制的参考电压修正量,改善原有输出电压波形,降低开关损耗及电压波动.Matlab/Simulink仿真结果表明,该调制策略可以实现预期效果,同时可以明显降低谐波畸变率,具备较好的基波及谐波特性.     

Low power time-interleaved 12-bit 500MS／s charge-domain ADC

A feed-forward common-mode(CM) charge compensation circuit and a foreground calibration technique for the high speed charge-domain (CD) pipelined analog-to-digital converter (ADC) is presented to solve the problem that the precision of CD pipelined ADCs is restricted by the variation of the input CM charge and the offset error. The proposed compensation circuit and the calibration technique can compensate the CM charge and errors caused by the variation of the input CM charge and offset respectively. Based on the feed-forward CM charge compensation circuit and the offset error foreground calibration technique, a 12bit 500MS／s time-interleaved CD pipelined ADC is designed and realized in a 1P6M 018μm CMOS process. The ADC achieves the spurious free dynamic range (SFDR) of 775dB and the signal-to-noise-and-distortion ratio (SNDR) of 627dBFS for a 199MHz input at a full sampling rate. The variation of signal-to-noise ratio is less than 3dB for the input CM voltage in the 0 to 12V range. The power consumption of the prototype ADC is only 220mW at 18V supply and occupies the active die area of 624mm².     

Analysis of non-ideal factors and digital calibration for highresolution SAR ADCs

An analysis of capacitor mismatch in a high resolution successive approximation register (SAR) analog-to-digital converter (ADC) is described. The results show that the mismatch of capacitors and the parasitic capacitance in the LSB capacitor array have a significant influence on the resolution of ADC while the parasitic one in MSB array has little influence on the precision. A 16-bit SAR ADC high-level model is designed and a background digital calibration is proposed to calibrate the errors due to the mentioned sources. Simulation results indicate that the ENOB(Effective number of bits) after calibration is above 15 bit with a probability of more than 90％. The availability of this calibration method is verified, so it can be utilized to calibrate high-resolution SAR ADC.     

新型分段多分搜索算法高速A/D转换方案

针对比较器、子DAC和残差放大器单元对高速ADC面积与功耗的制约,从基准区间搜索过程入手,提出了分段多分搜索算法和基于该算法的新型模数A/D转换方案,从而实现了速度与功耗的优化。并采用SMIC 0.35μm CMOS工艺模型实验设计了芯片面积仅为1.0 mm×0.8 mm的8位250MSPs ADC。模拟验证表明,其功耗仅85 mW,无杂散动态范围达64.92 dB,INL和DNL均小于±0.5 LSB。     

基于建立-向下偏转过程11-bit 1-MS/s逐次逼近型模数转换器的设计

采用0.35μm CMOS工艺设计了一款基于建立-向下(set-and-down)偏转过程11-bit1-MS/s的逐次逼近型模数转换器(SAR ADC),分析了电容网络的偏转过程。采用本文电容偏转过程的11-bit SAR ADC平均电容偏转能耗比传统的SAR ADC降低了81.25%,且单位电容的总数与传统SAR ADC相比也降低了50%。采用0.35μm 2P3M CMOS工艺对SARADC电路进行了版图绘制,版图尺寸约为705μm×412μm。后仿真结果表明,信号与噪声和失真比达到了66.6dB,有效精度达到了10.7bit。     

High precision voltage reference generator for 16-bit 100MS/s ADC

An output adjustable voltage reference generator for the 16-bit 100MS/s pipelined ADC is presented. An adjustable output voltage, fast-setting, high precision reference voltage buffer is designed by using current summing and floating current control techniques. In order to further improve the PSRR and reduce the output impedance, the push pull output and replica circuit structure is introduced. The prototype 16-bit 100MS/s ADC is fabricated by 0.18μm 1.8V 1P6M CMOS technology.Test results show that the voltage reference generator consumes an area of 1.3mm×2.0mm, and the power consumption is 23mW. The average temperature coefficient of the output voltage is 16×10^-6℃^-1 in the range of -55℃ to 125℃. The 16-bit 100MS/s ADC achieves the SNR of 76.3dBFS and SFDR of 89.2dBc, with 10.1MHz input at the full sampling speed, and it consumes the power of 300mW and occupies an area of 3.5mm×5.0mm.     

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.     

Fully-Differential Multichannel Integrated Neural Signal Recording Front-End

Neural signal can be used for clinical disease diagnosis,data analysis and real-time life signal monitoring.Its analysis requires high-performance signal processors.Based on the 180 nm standard CMOS technology,a16-channel fully-differential neural recording chip is designed.The chip consists of 16-channel low-noise pre-amplifiers,a multiplexer and a successive approximation register(SAR)ADC.The result shows that the equivalent input-referred noise of recording amplifier is 3.63μV,bringing down noise efficiency factor to 4.24.At 8.5 bits effective number of bit(ENOB),the analog-to-digital converter(ADC)has an SNR of 52.6dB.The core area of the proposed neural recording front-end is about 2.46 mm~2.     

基于频域特性的流水线ADC数字校正技术

针对流水线结构模拟数字转换器(ADC)中电容失配及放大器增益非线性引入的误差,提出一种新的数字校正技术.基于误差的频域特性,对电容失配和放大器增益非线性进行检测.每次检测后,通过变步长爬山算法和迭代算法,在数字域相应地调整校正函数来消除误差.基于该数字校正方法设计一个带有放大器增益非线性和1%电容失配的15位100MSPS的流水线ADC.仿真结果表明,经过数字校正SNDR和SFDR分别从56.4 dB和60.4 dB提高到91 dB和107.6 dBc,验证了该数字校正方法的有效性.