一个面向对象的并行执行模型

本文提出了一个可挖掘运行时刻并行性的面向对象的并行执行模型ＥＭ，它运用引用分析和路径分析信息来控制信件的收发。实验表明，ＥＭ的效率优于重运行等机制。     

基于合格标记的数据操作并行执行算法的研究

本文针对面向对象数据库及其查询的特点,提出了一种基于合格标记的数据操作并行执行算法,理论分析和模拟结果都验证了它的实用性和有效性.     

LS SIMD计算机的并行技术

文章主要讨论了LSSIMD计算机中所采用的并行技术数据并行技术、三级指令流水线并行技术与三组指令并行执行技术。     

MapReduce并行编程模型研究综述

 MapReduce并行编程模型通过定义良好的接口和运行时支持库,能够自动并行执行大规模计算任务,隐藏底层实现细节,降低并行编程的难度.本文对MapReduce的国内外相关研究现状进行了综述,阐述和分析了当前国内外与MapReduce相关的典型研究成果的特点和不足,重点对MapReduce涉及的关键技术(包括:模型改进、模型针对不同平台的实现、任务调度、负载均衡和容错)的研究现状进行了深入的分析.本文最后还对MapReduce未来的发展趋势进行了展望.     

基于NS的分布式并行网络模拟器

网络模拟是测试和评价网络协议性能的重要手段.随着计算机网络的发展,网络模型变得更大更复杂,使网络模拟往往要运行很长时间.本文以在网络研究领域广泛使用的网络模拟器ns为基础,应用并行离散事件模拟技术(PDES)修改其串行事件调度机制,扩展网络模型库,实现了ns在工作站机群环境下的并行执行,为大规模网络的模拟提供了支持.     

基于MPI双处理器ECC标量乘算法的并行化研究

本文借鉴串行范畴内椭圆曲线密码体制中原有的二进制标量乘算法,从并行计算的角度提高ECC中标量乘运算的效率、进而提高ECC的整体性能。本文设计了基于MPI双处理器标量乘算法并行执行模型。通过分析ECC中的二进制标量乘算法和并行的2r标量乘算法,分别给出了相应的改进标量乘算法设计与实现,改进算法有效地提高了标量乘运算的效率。     

简单高性能微处理器的设计

提高指令级并行度是处理器体系结构发展的重要方向,也是当前计算机组织、计算机结构课程的重要内容之一。为使学生对指令流水线、超标量等技术有更深入的理解和体会,本文介绍了一个简单的具有超标量流水线结构的微处理器模型的设计思想。针对在指令并行执行过程中出现的数据相关冲突,提出了指令相关性检查算法和数据相关性检查算法。论述了如何利用VHDL语言的特点,准确描述硬件的并行性及系统模块的划分,给出了模拟及仿真验证的例子。     

基于lN平台的OSA/Parlay网关的实现

本文在对IN和OSA/Parlay体系结构进行深入研究的基础上,分析了IN和OSA/Parlay在网络功能上的相似性,提出了用IN平台实现Parlay网关的新思路,即用SIB编写业务逻辑程序的方法实现标准的Parlay接口类,为IN平稳过渡到Parlay开放架构提供了参考,并研究了业务逻辑程序和接口类的对应关系.然后本文以两个典型的应用为例,阐述了业务逻辑程序的启动、服务以及实例销毁的全过程.     

xPC实时半物理仿真平台中并行执行模型的设计

随着信息技术的不断发展,在xPC实时半物理仿真平台中单核处理器的运算速度与性能已经不能满足实验需求。在单核目标机上以串行的方法执行模型出现越来越多的瓶颈,模型越来越复杂,计算量越来越大,单核已经不能满足其要求。采用多核是一种比较方便、快捷的解决方式。本文提出了在多核目标机上建立并行执行模型的方法,并使用分析工具分析任务如何在多核上分配的。并采用同一模型分别在任务分配前和任务分配后运行的对比实验验证了建立并行执行模型的优越性。这种并行执行模型的方法已成功应用于某型号无人机的半实物仿真试验。     

基于散列技术的并行流水线Join算法的设计与评价

本文研究了一种新型的混合式通用并行结构上基于散列技术的并行连接算法的实现技术，并建立了一种性能分析模型，这种模型特别刻划了系统中三种主要资源ＣＰＵ、磁盘、互联网之间的操作重叠，我们以这一模型为基础深入分析了并行Ｈｙｂｒｉｄ散列连接算法（称为ＰＨＨＪ）和它的一种基于小关系复制技术的变形算法（称为ＰＨＨＪＲ）的性能及与系统结构之间的关系。我们还结合传统的位向量过滤技术提出一种用对称位向量和内外关系角色     

采用多核处理器进行可重构并行仿真的方法

文中对多传感器视觉信息处理算法进行分析,根据可重构处理器的并行计算参数模型提出了一种并行计算仿真的方法。多核处理器环境中,每个线程在独立的核上运行,线程间具有并发性。利用并发的线程模拟可重构阵列单元（PE）的运算方式,调用OpenMP设置多个线程并行执行,在多核计算机平台上模拟可重构处理器的计算过程。利用此方法能在没有具体的PE连接方案前,通过使用计算核模拟PE单元,将算法映射到多核处理器环境中。通过分析算法在多核计算机上的并发执行效率,来优化视觉信息算法在可重构阵列上的映射方案。     

PCI接口DMA传输方式的FPGA实现

本文介绍了一种使用FPGA进行32位PCI接口芯片设计的方法,并实现了DMA块模式传输方式,既发挥了PCI总线的高性能又不占用CPU处理时间,实现计算机软件处理与机外的硬件处理的并行执行,广泛适用于高速视频处理.     

基于FPGA小波变换核的设计与实现

根据提升小波的框架结构,提出了基于FPGA小波变换核的设计与实现方案;根据自顶向下的设计思想,利用FPGA片内存储资源,实现了行列变换的并行执行;该结构由一个行处理器和一个列处理器组成,行、列处理器通过时分复用同时进行滤波,用优化的移位加操作替代乘法操作;采用流水线设计方法,减少了运算量,提高了硬件资源利用率;整个模块采用VHDL语言进行设计,并在QuartusⅡ下进行了编译和仿真.经验证系统工作可靠,完全满足实时处理的要求.     

并行多线程处理机体系结构分析

并行多线程体系结构处理机由多个逻辑处理机构成，大量的流水线控制部件由所有的逻辑处理机所共享。在每个周期，处理机从多个线程取出多条指令调度执行。另外一个特点，它同时支持指令级和线程级的并行操作。本文分析了PMA工作原理。并给出一个处理机模型。     

SoC中低峰值功耗的BIST调度算法

本文提出了一种系统芯片(SoC)中用于降低内建自测试(Built-in Self-test，BIST)峰值功耗的调度算法。首先本文提出了基于扫描BIST的精简功耗模型，在此模型的基础上，提出了通过调整扫描周期和扫描起动时间的办法来避免过高的SoC测试峰值功耗。实验结果表明，该算法可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

基于MapReduce的并行蚁群算法研究与实现

蚁群算法在处理大规模TSP问题耗时较长,为解决这一不足,给出了一种基于MapReduce编程模式的并行蚁群算法。采用MapReduce的并行优化技术对蚁群算法中最耗时的循环迭代和循环赋值部分进行改进,同时运用PC集群环境的优势将具有一定规模的小蚁群分配到对应的PC机上,使其并行执行,减少运行时间。实验证明改进后的并行蚁群算法在大数据集上运行时间明显缩短,执行效率显著提高。     

一种新的算法可编程的运动估计协处理器

本文针对块匹配运动估计快速搜索算法的要求,设计了一种算法可编程的运动估计及运动补偿协处理器。该协处理器设计采用软硬件协同处理结构。灵活的指令集和高效的硬件并行执行单元相结合,使得该协处理器具备可编程处理器结构及树形结构运动估计VLSI结构的优点,可以兼顾运动估计算法高处理效率和灵活性的要求。设计的协处理器不拘泥于某种快速搜索算法,通过改变内部程序代码,可以实现多种快速运动估计算法,包括TSS、DS、HEXBS、MVFAST、EPZS等,同时具备很强的可扩展性。与同类设计相比,本设计具有高效、灵活、算法可配置的特点,同时设计消耗的硬件资源也大幅减小。     

基于Handel-C的微处理器设计

Handel-C是一种起源于ISO/ANSI-C的硬件设计编程语言,它是以硬件为目标,兼有常规高级语言和硬件描述语言的优点,即它能描述一些复杂算法,又能实现并行执行,真正做到了用软件的方法来设计硬件.本文在分析和研究基于Handel-C语言的FPGA设计的基础上,针对一个具体的简单微处理器进行设计,并在FPGA上实现了该微处理器的功能.     

WSNs中基于FPGA的AES-ECC新型加密系统

针对无线传感器网络的特点,提出一种适于FPGA实现的改进的AES-ECC混合加密系统。本方案采用AES模块对数据进行加密,用SHA-1加密算法处理数据得到数据摘要,用ECC加密算法实现对摘要的签名和对AES私钥的加密。各个算法模块采用并行执行的处理方式以提高运算效率。方案优化了AES加密模块的设计,在占用相对较少逻辑资源的同时提高了系统吞吐率,通过优化ECC乘法单元的设计,提高了数字签名生成和认证的速度,完全满足了无线传感器网络对于稳定性、功耗以及处理速度的要求,给数据传输的安全性提供了高强度的保障。     

基于MapReduce模型的并行科学计算

随着多核处理器日渐普及,开发高效易用的并行编程模型成为新的挑战,MapReduce是Google开发的一种并行分布式计算模型,在其搜索业务中获得了巨大的成功,将MapReduce模型引入科学计算领域,并结合实例阐述了如何使用面向高性能计算的HPMR/HPMR-s系统在分布式或共享存储系统中采用统一的方式描述并实现并行科学计算.