一种新的CMOS组合电路最大功耗快速模拟方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗做出精确的估计非常重要。由于在实际电路中存在的时间延迟,而考虑延时的电路功耗模型计算量较大,因此用模拟方法求取电路最大功耗非常耗时。为了在尽可能短的时间内对VLSI电路的最大功耗做出较为可信的估计,首次提出了二阶段模拟加速方法。对ISCAS85电路集的实验结果表明,这种估计方法具有最大功耗估计值准确和加速明显的优点。     

一种新的CMOS电路最大功耗估计方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗作出精确的估计非常重要,为了在尽可能短的时间内对VLSI电路的最大功耗下限作出较为可信的估计,给出了一种新的CMOS电路最大功耗估计方法,ISCAS85电路集的实验结果表明这种估计方法不仅对于无时间延迟功耗计算模型,而且对于有时间延迟功耗计算模型,都具有最大功耗估计值较准确和耗时短的优点。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

逻辑电路动态老化试验的输入矢量选择方法

针对逻辑电路动态老化试验的输入矢量优化问题,提出一种用于实现被测芯片的自加热能力的输入矢量优化选择方法.该方法采用转换故障模型,利用ATPG手段生成备选的输入矢量集合;为提高功耗权重计算的精确性,对不同类型的门电路在不同输入组合情况下的功耗权重进行了分析;根据逻辑仿真结果,引入功耗权重指标来描述在不同矢量组合输入条件下被测电路的功耗;以哈密尔顿回路为模型,采用遗传算法在功耗权重的引导下进行优化输入矢量序列的选取.在ISCAS’85基准电路上的实验数据表明,文中方法选取的输入矢量序列可在保持较高电路功耗的同时有效地减少电路中无跳变节点的数量,起到了功耗均匀化的效果.     

一种基于海明排序进行无关位填充的低功耗测试向量优化方法

集成电路在测试过程中的测试功耗通常会远远高于集成电路正常工作时的功耗,而过高的测试功耗可能会造成电路损坏或是芯片烧毁。为了降低测试功耗,提出了一种基于海明排序进行无关位填充的低功耗测试向量优化方法。首先,对测试集中的测试向量按照无关位含量由多到少进行排序;然后,将测试向量按照海明距离由小到大进行排序;最后,对排序后的测试集进行无关位的合理填充,使得测试向量之间的相关性增大,从而降低测试功耗。以ISCAS’85国际标准电路作为测试对象进行,结果表明,相比于使用优化前的测试集,运用优化后的测试集明显降低了测试功耗。     

双阈值CMOS电路静态功耗优化

集成电路设计进入深亚微米阶段后，静态功能不容忽视，提出一种基于双阈值电压的静态功耗优化算法，利用ISCAS85和ISCAS89电路集的实验结果表明，20％以上的静态功耗可以被消除（大规模电路在90％以上）。同时，文中算法也从很大程度上减小了电路的竞争冒险，提高了电路的性能。     

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 ,同时也解决了精确模拟器的内存爆炸问题     

CMOS电路动静态功耗协同分析

文章在分析了现有功耗模型后，给出了一种动态功耗和静态功耗协同分析方法，定义了均方率（VER）和最大偏移率（MSR）两个基本参数，它们和均值与方差一起，用来描述复杂的功耗行为，给低功耗设计提供了更多有用信息。基于ISCAS85、ISCAS89和ITC99电路集的实验表明，该文提出的方法和相关参数对低功耗设计和热量耗散是非常有价值的。     

面向功耗优化的CMOL电路容错映射

针对CMOS/纳米线/分子混合(CMOL)电路的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对的功耗模型,分析常连缺陷对的映射模式对功耗的影响;然后通过高功耗单元的限用与功耗约束的设置,以减少高成本映射模式带来的功耗开销;最后采用改进的遗传算法完成电路容错映射. ISCAS标准测试电路的实验结果表明,所提方法在成功容错映射的基础上,有效地减少了电路的功耗与面积,同时对求解速度也有较好的优化.     

The monotonic increasing relationship between average powers of CMOS VLSI circuits with and without delay and its applications

The authors theoretically describe the monotonic increasing relationship between average powers of a CMOS VLSI circuit with and without delay. The power of an ideal circuit without delay, which can be fast computed, has been used as the evaluation criterion for the power of a practical circuit with delay, which needs more computing time, in such fields as fast estimation for the average power and the maximum power, and fast optimization for the low test power. The authors propose a novel simulation approach that uses delay-free power to compact a long input vector pair sequence into a short sequence and then, uses the compacted one to fast simulate the average (or maximum) power for a CMOS circuit. In comparison with the traditional simulation approach that uses an un-compacted input sequence to simulate the average (or maximum) power, experiment results demonstrate that in the field of fast estimation for the average power, the present approach can be 6-10 times faster without significant loss in accur     

纳米级CMOS电路的漏电流及其降低技术

随着CMOS工艺的进一步发展，漏电流在深亚微米CMOS电路的功耗中变得越来越重要。因此，分析和建模漏电流的各种不同组成部分对降低漏电流功耗非常重要，特别是在低功耗应用中。本文分析了纳米级CMOS电路的各种漏电流组成机制并提出了相应的降低技术。     

集成电路中冒险的检测和消除

CMOS集成电路中的冒险现象会增大电路的功耗,所以对集成电路中冒险的检测和消除的研究十分重要。文章分别对集成电路中原始输入单跳变,和多跳变两种情况下产生的冒险现象进行了研究,提出了检测和消除冒险的方法。文章的方法可以在非常短的时间内检测出电路中可能产生冒险的点,对于单个原始输入跳变的情况可以通过增加很少的电路开销来消除一部分冒险点。     

无线传感器网络异步任务集双效节能延迟调度算法研究

深亚微米技术的发展,使得漏电功耗在CMOS电路总功耗中所占比重日益增大,传统的传感器节点CPU节能研究主要针对动态功耗,其能耗估计和优化方法已凸显局限.针对此问题,提出动态电压调节(DVS)和动态功耗管理(DPM)相结合的双效节能延迟调度算法.从相对截止期小于等于周期的异步实时任务调度出发,结合DVS技术,综合考虑动态功耗和漏电功耗的影响,在满足任务实时性的前提下,选取每个任务的CPU执行速度,以降低总能耗,并通过任务的延迟调度对CPU空闲时段加以合并,采用DPM方法使CPU在空闲时段有选择性的进入低功耗状态,从而进一步降低漏电能耗.仿真实验验证了该算法的有效性.     

一种基于龙芯CPU的结构级功耗评估新方法

如何有效地利用处理器消耗的能量而得到尽可能高的性能成为了目前体系结构研究的热点,在研究中,结构级的功耗评估工具无疑具有重要的作用.在现有的结构级功耗模拟器中,往往只考虑了动态电路以及全定制实现方法下的功耗刻画,而忽略了以静态电路和标准单元设计为主的ASIC设计方法对处理器功耗带来的影响.由此,结合一款高性能、低功耗通用处理器--龙芯2号的具体实现,对其设计特点和功耗特性进行分析,实现了以龙芯2号处理器为基本研究对象的结构级功耗评估方法.该评估方法充分考虑了CMOS静态电路的结构级功耗刻画方法,因此更加适合目前以ASIC设计方法为主的高性能处理器结构的功耗评估.该结构级功耗评估方法与RTL级的功耗评估方法相比,具有速度快和灵活性好的优点.在2.4GHz的Intel Xeon上,该功耗评估方法的速度约为300K/s,是RTL级的评估方法的5000倍,而且误差很小.     

Faster power estimation of CMOS designs using vector compaction - a fractal approach

Low power digital complementary metal oxide semiconductor (CMOS) circuit design requires accurate power estimation. In this paper, we present a compaction algorithm for generating compact vector sets to estimate power efficiently. Power can be estimated using dynamic (simulation) or static (statistical/probabilistic) techniques. Dynamic power estimation techniques simulate the design using a large input vector set for accurate estimation. However, the simulation time is prohibitively long for bigger designs with larger vector sets. The statistical methods, on the other hand, use analytical tools that make them faster but less accurate. To achieve the accuracy of dynamic power estimation and the speed of statistical methods, one approach is to generate a compact, representative vector set that has the same switching transition behavior as the original larger vector set. The compaction algorithm presented in this paper uses fractal concepts to generate such a compact vector set. The fractal technique quantifies correlation by a fractal parameter which can be determined faster than calculating correlation explicitly. Experimental results on circuits from the ISCAS85 and ISCAS89 benchmark suites, with correlated input vector sets, resulted in a maximum compaction ratio of 65.57X (average 38.14X) and maximum power estimation error of 2.4% (average 2.06%). Since the size of the compact vector set used for simulation is smaller, the simulation time will be shorter and will significantly speed up the design cycle.     

Design of reversible logic based full adder in current-mode logic circuits

Demand of Very Large Scale Integration (VLSI) circuits with very high speed and low power are increased due to communication system's transmission speed increase. During computation, heat is dissipated by a traditional binary logic or logic gates. There will be one or more input and only one output in irreversible gates. Input cannot be reconstructed using those outputs. In low power VLSI, reversible logic is commonly preferred in recent days. Information is not lost in reversible gates and back computation is possible in reversible circuits with reduced power dissipation. Reversible full adder circuits are implemented in the previous work to optimize the design and speed of the circuits. Reversible logic gates like TSG, Peres, Feynman, Toffoli, Fredkin are mostly used for designing reversible circuits. However it does not produced a satisfactory result in terms of static power dissipation. In this proposed research work, reversible logic is implemented in the full adder of MOS Current-Mode Logic (MCML) to achieve high speed circuit design with reduced power consumption. In VLSI circuits, reliable performance and high speed operation is exhibited by a MCML when compared with CMOS logic family. Area and better power consumption can be produced implementing reversible logic in full adder of MCML. Minimum garbage output and constant inputs are used in reversible full adder. The experimental results shows that the proposed designed circuit achieves better performance compared with the existing reversible logic circuits such as Feynman gate based FA, Peres gate based FA, TSG based FA in terms of average power, static power dissipation, static current and area.