光通信系统的定时抖动

本文主要研究高速数字光通信系统中的定时抖动的问题。由时变谱法概念,给出了在任意的提取方式(BPF或PLL等)及非线性电路(NLC)条件下,诸抖动功率谱的一般表达式。并在简单定时提取电路(STC)的具体情况下与其它推导方式的结论进行了分析比较。为分析比较各个抖动源在具体电路中的影响,合理使用具体的NLC形式提供了方便。     

一种基于差分技术的CBR业务时钟自适应恢复算法与方案

信元在ATM网内传输时,由于网内缓存的存在,造成了信元延时抖动。信元延时抖动对基于PLL的恒定比特率业务时钟的自适应恢复有很大影响,即时钟的抖动/漂移比较明显。这使得这种基于PLL的CBR业务时钟恢复方案在某些场合不能应用。本文提出了一种基于差分技术的时钟自适应恢复新方案,该方案可以明显地降低由于信元延时抖动而造成的CBR业务时钟的抖动和漂移,同时不增加缓存的容量。     

基于加权表决的POF信号时钟数据恢复方法

针对POF数据传输特点,提出了一种基于加权表决的全数字时钟数据恢复(CDR)方法.引入数据窗口,消除了传统数字CDR电路中存在的恢复时钟1/N UI峰峰抖动,运用加权表决恢复数据,增强了电路抗干扰能力.该方法基于FPGA通过单PLL实现了100Mb/s的POF数据传输.仿真和实验测试结果表明,该方法可快速同步相位变化,电路输入抖动容限可达0.28UI.     

基于时钟抖动跟踪的PLL工作稳定性监测

针对复杂设备中PLL工作稳定性监测问题,建立了一种基于时钟抖动跟踪技术的PLL监测模型.采用迟延系统保证输入时钟与PLL时钟同相,消除了输入时钟抖动对PLL抖动判断的影响,利用先验知识序列消除了判断序列中确定分量,确保模型判断序列中只有PLL输出时钟抖动引起的噪声分量,利用计数器对噪声分量进行采集周期内统计,可以判定P...     

一种基于PLL的CBR业务时钟恢复方案

信元在 ATM 网内传输时,由于网内缓存的存在,造成了信元延时变化。信元延时变化对基于锁相环(PLL)的恒定比特率业务时钟的恢复有很大影响,即时钟的抖动和漂移比较明显。从而使这种基于 PLL 的CBR 业务时钟恢复方案在某些场合不能应用。本文提出了一种基于 PLL 的时钟恢复新方案,该方案可以明显地降低由于信元延时变化而造成的 CBR 业务时钟的抖动和漂移,同时不增加缓存的容量。     

使用实时示波器表征锁相环系统

作为多功能抖动和定时分析应用程序TDSJIT3是分析和调试电路（如PLL）的一种方便且功能强大的工具.它可在时域和频率域内提供精确的测量和清晰的图形,从而帮助用户快速表征PLL的特性,如抖动生成、抖动容限、抖动传递。     

利用PLL减小时钟前沿抖动的研究

针对通信系统数字信号处理中的时钟前沿抖动问题,给出时钟时域抖动和漂移的定义。在推导时域抖动和频域相位噪声关系式的基础上,对时钟的前沿抖动进行了测量和分析,指出偏离载波远端的相位噪声是构成抖动的主要因素。研究通过窄带锁相环(PLL)提纯时钟的方法,给出了提纯PLL的具体设计过程中主要环路参数:阻尼系数ξ和自然角频率ωn的选取和计算过程,说明设计过程中的注意事项。实现了对高抖动时钟信号的提纯。     

一种应用于图像传感器的全数字锁相环设计

针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间。其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明,在1.8V电源电压下,该ADPLL能够实现250MHz~2.8GHz范围的频率输出,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249dBc/Hz,均方根抖动为1.7ps。     

集成电路

可利用GPS信号进行同步的时钟ICAD9548内置一个数字PLL,能对1ppsGPS信号进行上变频,同时可将与外部参考相关的输入时间抖动或相位噪声降低至300fs。时钟分配部分提供四     

一种自适应带宽低抖动PLL设计

设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL)。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能。电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35~2.1 GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps。     

光通信系统2.5Gbps双环结构CDR电路设计

本文论述了基于锁相环(PLL)技术的2.5Gbps数字时钟恢复(CDR)电路的实现,采用LC谐振结构实现了优异的抖动性能指标.测试结果表明,本电路可以用作光通信系统STM-16光口侧下行数据的中继和再生.     

PLL频率合成器在数字无线电话中的应用

本文介绍中小容量数字无线电话系统收发信振荡源采用PLL频率合成器.PLL频率合成器采用单模和双模两种模式,双模PLL频率合成器既可采用并行预置数置入方式,又可采用串行预置数置入方式.     

一种宽频带低抖动锁相环

详细分析了自偏置锁相环(PLL)的工作原理,采用一种新颖的折叠式电荷泵(CP)结构,包含一个宽摆幅电流镜,实现了更好的电流匹配,降低了PLL的系统抖动。该PLL采用130 nm CMOS工艺进行制造。VCO的调频范围为0.43~1.54 GHz。在1.25 GHz工作频率下,频偏1 MHz处,PLL的相位噪声为-89.6 dBc/Hz,均值抖动为3.03 ps,峰峰值抖动为18.16 ps,芯片面积仅为0.34 mm²。     

Zarlink推出从企业到核心应用的线路卡时钟解决方案

卓联半导体公司推出了一对时钟芯片组合,可为SONET/SDH和PDH系统提供所需的功能集和优良性能。卓联的DPLL(数字PLL)和APLL(模拟PLL)针对从企业到网络核心的线路卡应用。ZLTM30106DPLL具有OC-3抖动冗余度,提供了包括无缝参考切换、参考监测和保持在内的功能组合。结合ZL30416APLL,卓联具有自主产权的DPLL频率综合技术可将低频相位噪声降至最低,从而允许设计人员优化APLL带宽和获得优越的整体抖动性能及无差错传输。Zarlink推出从企业到核心应用的线路卡时钟解决方案…     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

锁相环电源噪声激起的抖动灵敏度研究

锁相环作为噪声敏感器件,最大干扰源来自电源噪声。为实现系统的高性能,盲目降噪是很多工程师唯一手段。文中指出,不同频点电源噪声对PLL造成的抖动不同,而单纯降噪可能导致过度设计且不能达到目的。文中通过搭建锁相环Spice模型,开发的一款软件作为论证工具来阐述抖动灵敏度概念。     

一种用于脉冲延时发生器中消除触发抖动的方法

针对延时脉冲发生器在外触发模式下,触发信号与时钟信号不同步造成的随机抖动问题,提出了一种随机抖动消除方法。该方法在FPGA(Field-Programmable Gate Array)内部设计多路并行TDC(Time-to-Digital Converter)对随机抖动进行实时精确测量,然后通过数字延时和压控模拟延时电路进行相应随机抖动的补偿,从而提高了脉冲延时的分辨率和精度。测试结果表明,测量模块造成脉冲的抖动为18.9ps,抖动补偿模块的抖动为4.2ps,最终系统的抖动为19.3ps。     

16位8通道SPIDAC

AD9548内置一个数字PLL,能对lppsGPS信号进行上变频,同时可将与外部参考相关的输入时间抖动或相位噪声降低至300fs。时钟分配部分提供四个输出驱动器。每个驱动器可编程为一个单一的差分LVPECL／LVDS输出或一对单端CMOS输出。     

锁相环与尔曼滤波器

锁相环（PLL）在定时与同步领域应用广泛，具有许多优良的特性。但其可靠性总是低于其他电子设备，有假锁、失锁、抖动等问题。本文将卡尔曼滤波器的结构性能与锁相环进行比较，可以看出它们有许多相似之处，且卡尔曼滤波器更精确和易于实现。这在用全数字方法实现定时与同步领域有着重要意义。     

性能超过晶体的CMOS时钟

Silicone Laboratories 公司开 发成功一种通信交换机端口卡使用的时钟倍频器,通常与其他时钟器件一起构成完全的CMOS设计。 数字锁相环(PLL)是倍频器的核心,它采用与该公司的时钟和恢复电路同样的基本设计,获得小于0.7ps的抖动。倍频器可提供达到622MHz的四组输出频率。为了构成一种可靠的时钟源,端口卡倍频器使用双时钟源,因而,当一个时钟失效时,另一个时钟保持卡的运行。但是,这些时钟源的相位通常不同步。PLL的数字特性有可能从一个时钟源变换至另一个时钟源而不会影响输出信号。如果采用完全的模拟倍频器,当PLL试图…