RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

基于FPGA的RS(255,239)编译码器

编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

Viterbi-IP核纠错性能的验证

为了快速准确地验证不同错误模式下Viterbi IP核的纠错性能,提出了一种在Matlab和Mod elsim中基于文件输入输出操作的方法来仿真验证该IP核的纠错性能.首先介绍了该IP核的使用方法,然后详细给出了该方法的每个步骤并提供了源程序.仿真实验表明,该方法能处理大容量的编译码数据,而且能很容易地对错误的模式进行修改,便于仿真不同情况下的纠错性能.该方法也适用于其他功能IP核,因此有较好的实际应用价值.     

（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

基于RiBM算法的RS(204,188)译码器的设计

文章介绍了基于FPGA的RS(204,188)译码器的实现,对于译码器的四大模块(伴随式求解模块、基于RiBM算法的关键方程求解模块、钱搜索错误位置和福尼算法求解错误值模块)的硬件实现给出了相应的方案。在Quartus II 9.1的平台下对于RS译码器系统的时序仿真测试结果表明,在系统时钟的频率为100MHz的情况下,RS(204,188)译码器的纠错能力能够达到8个的理论上限,数据吞吐率达到345Mb/s。     

OTN中前向纠错技术的FPGA实现

随着光纤传输信息量的增加,前向纠错技术(orward Error Correction,FEC)对超长距离、高速率传输中光纤的色散和非线性效应有良好的改善作用。本文介绍了OTN概念及FEC编译码的实现原理,并在RS算法原理及G.709协议基础之上,设计了OTN中FEC的编译码器的FPGA实现方案。最后使用ModelSim与Matlab相结合的方法对该编译码器进行调试、仿真、验证。     

一种最佳卷积编译码器的DSP实现

本文从卷积编译码器方案的选择入手，介绍了编、译码器的实现方法和技巧；分析了该卷积编译码器的纠错性能，并进行了软件仿真；最后，在BSC信道上进行了实际电路的测试，其结果和理论值、仿真值相符，验证了方案的正确性和算法的有效性。     

并行钱氏搜索电路优化及高速RS译码器设计

介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45%。该RS译码器已用FPGA进行了功能验证,并用TSM C 0.18μm CM O S工艺实现,Synopsys综合后的仿真结果表明译码器电路时钟工作频率达到了330 MH z。     

基于APB总线接口的SPI协议IP核的设计与验证

基于APB总线接口,设计了一种可灵活配置为Master／Slave模式、设置传输速率、支持DMA功能并适用于4种时钟模式的SPI协iK．IP核。首先介绍7SPI协议标准,然后详细说明了该IP核的系统结构、接口信号和子模块设计,并使用TVerilogHDL语言实现硬件设计。最后通过了FPGA时序仿真,验证了该设计的正确性。该IP核已成功用于一款通信芯片,证明了该IP核在实际工程中的可行性。