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基于CORDIC算法的高速基-4FFT处理器设计 总被引:1,自引:0,他引:1
针对目前数字信号处理中对高速傅里叶变换(FFT)的要求,进行了FFT算法研究,采用基-4算法来实现FFT处理器;设计了对称乒乓RAM结构,提高了FFT处理器的连续运算能力和运算速度;采用CORDIC算法代替复数乘法器,用移位加法实现了复数乘法运算,减小了系统资源占用,提高了系统速度,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度;采用AL-TERA公司FPGA进行了验证,仿真结果表明该FFT处理器最大工作频率可达168.86 MHz,能满足高速实时处理的要求。 相似文献
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本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合. 相似文献
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OFDM系统中傅里叶变换的硬件实现方法 总被引:1,自引:0,他引:1
在宽带OFDM系统中,FFT处理器是一个重要组成部分。文章介绍了一种适合OFDM系统的高效FFT处理器的VLSI设计方法,针对高效的特点采用了改进的Radix-4DIT算法,乒乓RAM的设计思想,以及流水线结构。根据Radix-4算法的特点,在基4运算单元CU(Computing Unit)设计,存取地址混序,每级迭代控制,数据对齐等方面也有一些特点。文章针对256点,36bit位长,浮点复数进行FFT运算。目前,此FFT处理器已经通过了FPGA验证,处理能力为100MSPS。 相似文献
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对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能.提出了一种适合于硬件实现,可处理数据长度为q×2“的FFT算法(q为非2质数)以及基于此算法的FFT处理器设计方法.提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能.仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105MHz.不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求. 相似文献
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对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能.提出了一种适合于硬件实现,可处理数据长度为q×2m的FFT算法(q为非2质数)以及基于此算法的FFT处理器设计方法.提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能.仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105 MHz.不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求. 相似文献
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针对无线城域网中工作在2GHz~11GHz频带的IEEES02.16a标准,在实现其OFDM系统时提出一种高速而且经济的FFT处理器设计方案。设计中采用了Radix-4的频率抽取算法和并行的蝶型计算单元结构,而且将旋转因子预先存储在ROM中以提高处理器运行的速度。设计方案采用了单个蝶型运算单元以达到控制FFT处理器规模的目的。数据的输入与输出都共用一个存储器,这进一步节约了硬件资源损耗。 相似文献
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自定制Nios处理器的FFT算法指令 总被引:1,自引:0,他引:1
本文深入研究了Nios自定制指令的软硬件接口,基于Altera的IP核FFTV2.2.0实现了变换长度为1024点的高速复数FFT算法,提出了一种在Nios嵌入式系统中定制用户FFT算法指令的方法。研究表明,将FFT算法加入到Nios嵌入式处理器指令集中,可以帮助系统完成复杂的数据处理任务,增强Nios系统的实时处理能力。 相似文献