基于FPGA的高速大容量FLASH存储

本文研究RS-422电平传输串行数据,通过FPGA把串行数据转化为并行数据存储到高速大容量的FLASH的存储系统的具体设计,FPGA(现场可编程门阵列)为存储阵列的核心.不仅分析了RS-422电平在具体使用时需要注意的问题,而且针对外部高速数据的输入,在数据存储部分引入新的方法,能够更加快速的实现FLASH存储器对高速实时数据的可靠存储.     

基于Flash的高速大容量固态存储系统设计

介绍一个高速大容量固态存储系统的组成机制和实现技术.特点是使用固态存储芯片Flash(闪存)阵列作为存储介质,采用多级流水线和并行总线技术存储高速数据.通过FPGA(现场可编程门阵列)产生控制时序和进行数据缓冲,成功实现了4×4片Flash阵列对30 MB/s高速数据的实时存储,并可通过扩展Flash阵列满足更高速度和更大容量的存储要求.系统通过USB2.0与计算机进行数据通信.     

大容量高速数据存储与地址管理方法

针对单片闪速存储器FLASH容量小、存储速度慢的缺点,提出一种利用FLASH实现大容量高速阵列存储系统的设计方案;根据FLASH存储器芯片结构特性,采用位扩展、并行总线及多通道流水线存储技术提高了存储容量与存储速度,并且实现了对存储阵列的无效块识别与有效块表的建立,在存储过程中各个模块对其有效块地址进行独立管理,保证存储系统的稳定性和高效性;通过试验验证按此方法实现的存储系统存储速度可达到64MB/s,存储容量能达到32GB,用相对小容量、低速的FLASH存储器构建了大容量高速阵列存储系统。     

高分辨宽带雷达高速数据大容量存储系统设计

随着现代高分辨雷达带宽的不断提高,雷达系统对大批量数据传输和存储速度有了更高的要求。采用光纤通道磁盘阵列实现大容量雷达数据的存储,通过设计高速CompactPCI总线接口实现雷达数据到主机的数据传输,利用CompactPCI平台实现了大容量数据的高速存储。设计的存储系统实际测试存储速度达到155.6 MB/s,已能满足目前大部分高分辨雷达宽带数据去斜采集的存储要求。     

弹载固态记录器高速存储体系结构设计

为满足飞行器遥测中存储设备大容量、高带宽、易于扩展的要求,研究提高大容量存储器存储访问速度的方法,基于流水线并行存储技术,设计一种新的固态记录器高速存储体系结构。对其存储速度进行分析,结果表明理论最高写入速度可达300 MB/s,在某弹载回波存储器中能实现200 MB/s的数据存储,飞行试验结果也验证了该存储体系结构具有较高的可靠性。     

基于FPGA控制的IDE磁盘阵列设计

设计了一种基于FPGA控制的高速数据存储系统。该系统采用FPGA实现了对四个符合ATA-6规范的、RAID0配置的IDE磁盘阵列的管理,并配合四个SDRAM实现对数据的高速稳定存储。该磁盘阵列同时挂四个IDE硬盘,平均数据流达到200MB/s,峰值传输速率达到800MB/s,也可以扩展更多硬盘,构成大容量的磁盘阵列。     

一种多通道并行固态存储系统的设计与实现

鉴于高速数据采集系统对实时数据存储带宽和容量的要求,提出一种基于现场可编程门阵列（FPGA）的高速多通道并行固态存储系统。该系统以现场可编程门阵列器件XCV5LX110T为核心,选用大容量高速闪存芯片作为存储介质,通过采用并行总线拓宽技术和流水线缓冲技术,在FPGA片内搭建高速多通道并行存储硬件架构,从硬件角度提高系统的数据吞吐带宽。设计一种基于超级页的地址映射策略,并使用该策略对闪存转换层算法的请求处理机制进行并行加速优化,从软件角度提高系统的存储并行性。测试结果表明,该系统的最大存储速度达到73MB／s,其性能指标能满足高速实时数据存储的需求,证明多通道存储架构和FTL算法具有良好的并行性和可扩展性。     

基于LVDS的高速图像数据存储系统设计

介绍了一种基于LVDS的高速远程图像数据存储系统.系统以FPGA芯片作为控制核心,采用低压差分信号技术(Low voltage differential signaling,LVDS)接口解串和驱动芯片相结合,保证了有效接收远程数据;采用交替双平面的FLASH编程方式来控制图像数据的存储,实现了以28.95 MB/s的速度对实时图像数据进行存储的要求.经试验验证和实测证明,该图像数据存储系统性能稳定,数据存储可靠,能满足实际测试要求.     

γ射线工业CT数据采集传输系统

针对多通道γ射线工业计算机断层扫描(CT)的高速数据采集和远距离传输需求,应用点对点传输,设计了基于数据报协议(UDP)的现场可编程门阵列(FPGA)数据采集传输系统.系统增加FPGA计数单元,可扩展更多通道进行数据采集.主控以FPGA作为核心,将UDP用Verilog编程的方式在FPGA中实现,控制以太网接口芯片将数据传至上位机,上位机界面与底层传输电路的相互通信利用VC++6.0编程实现.实验结果表明:在100 Mb/s全双工模式下进行网络测试,其网络利用率稳定在93%,传输速度为93 Mb/s(即11.625 MB/s);上位机能正确地接收到底层电路所发送的数据;能够满足γ射线工业CT高速数据采集系统在速度和距离上的传输要求.     

高速大容量记录仪的USB3.0高速读数接口设计

针对当前USB 2.0已不能满足对高速大容量数据记录仪快速读数的要求,设计了一种基于USB 3.0的高速读数接口。系统以存储阵列构建的某高速大容量机载雷达数据记录仪为背景,USB 3.0采用Slave FIFO接口模式,以记录仪的FPGA为外部主控制器,在FPGA内部构建一个高速FIFO实现对存储数据的缓存与传输,最后通过USB 3.0接口高速传输至计算机。重点介绍了USB 3.0读数接口硬件及其固件程序和FPGA控制程序的设计,并采用GPIF Designer II及Quartus II软件进行仿真与验证。实验结果表明,该USB 3.0接口速率可达120 MB/s,满足记录仪高速读取的要求。     

基于FPGA的实时无损数据压缩系统设计

针对某些特殊的测试实验,既要求测试系统微体积、低功耗,还要求记录大量数据的问题,提出基于FPGA的数据压缩解决方案.介绍了LZW压缩算法的基本理论及其用FPGA硬件实现的方法.大量的实验表明,系统工作稳定,压缩速度快(8 MB/s以上),对实测数据的压缩效果好(25％左右)、工作时电流小(37 mA),实现了速度、性能...     

FC数据采集记录器软件设计与实现

FC（ Fibre Channel,光纤通道）数据采集记录器用于对FC链路数据的采集、记录与卸载,是实时监控和事后分析FC通信状态的必要设备,作为其核心和基础的软件将直接影响整个系统的性能。文中在对FC网络分析的基础上,结合FC数据采集记录器硬件系统,提出了软件的功能与架构设计方案,重点阐述了数据采集、记录、卸载软件的设计思路。该软件协同系统硬件可实现不低于100 MB/s的数据实时采集和200 MB/s的数据记录与卸载,满足了高带宽光纤通道数据的采集、记录与卸载要求。     

基于SOPC的运动目标图像检测系统设计

介绍了一种基于可编程片上系统SOPC的运动目标图像检测片上系统,该系统采用软/硬件协同设计的方法,使用Altera EP2C 35 FPGA芯片与OV5620视频摄像头配合实现了高速的数字图像处理,选用SDRAM和FLASH作为图像数据的外部存储器,满足了运动检测和保存现场的需要,同时借助ADV7123把数字图像信号转换为模拟信号送入VGA显示屏进行实时显示。并且设计采用Verilog HDL和C语言相结合使用硬件实现了系统的大部分功能,提高了系统的处理速度,具有良好的灵活性和适应性。     

高速RS编译码器的设计及其FPGA实现

在分析RS（Reed-Solomon）码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM（Berlekamp-Massey）迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现（31,15）RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。     

一种基于FPGA和PCI总线的天文图像实时采集与处理系统的设计

提出了一种基于FPGA和PCI总线的天文图像实时采集与处理系统设计;其包括硬件结构、FPGA数据获取和传输逻辑.该系统能够在FPGA中实现对最高峰值是660 MB/s,均值为200 MB/s,帧速率是2500 帧/s的高速CMOS相机天文图像数据的实时采集和处理,并由桥接芯片PCI9656通过PCI总线传输给PC机进行进一步处理.     

面向高速数码印花机的实时图像数据转置方法

针对PC无法实时按位转置大量图像数据而限制了数码印花机输出带宽和喷印速度的问题,设计了基于PowerPC处理器和Virtex-5系列FPGA的高速数据处理系统,运用FPGA实现了高效转置运算。为FPGA例化三个独立的DDR2控制器,通过控制器间的协同工作提高系统输出带宽;设计按位转置单元,将图像数据分块转置,利用DDR2控制器的突发传输高效地读写数据。性能测试结果表明FPGA的输出带宽高达327 Mb/s,数码印花机的喷印速度达249 m2/h,相比PC处理系统,在同等条件下性能提升明显。     

基于混合架构的卷积神经网络算法加速研究

具有优越性能的卷积神经网络算法已得到广泛应用,但其参数量大、计算复杂、层间独立性高等特点也使其难以高效地部署在较低功耗和较少资源的边缘场景.为此结合该种算法的特点提出了一种基于混合架构的卷积神经网络计算加速方法,该方法选用CPU加FPGA的混合架构,对网络模型进行了压缩优化;在FPGA上通过指令控制数据流的DSP阵列结...     

卷积神经网络SIP微系统实现

近年来,微电子技术进入到纳电子/集成微系统时代,SIP（System in Package）和SOC（System on Chip）是微系统实现的两种重要技术途径;基于神经网络的深度学习技术在图形图像、计算机视觉和目标识别等方面得以广泛应用。卷积神经网络的深度学习技术在嵌入式平台的小型化、微型化是一项重要研究领域。如何将神经网络轻量化和微系统相结合,达到性能、体积和功耗的最优化平衡是一难点。介绍了一款将SIP技术和基于FPGA的卷积神经网络相结合的微系统实现方案,它以Zynq SOC和FLASH、DDR3存储器为主要组成,利用SIP高密度系统封装技术进行集成,在其中的PL端（FPGA）采用HLS来设计CNN（Convolutional Neural Network,卷积神经网络）中的卷积层和池化层,生成IP核,分时复用构建微系统,设计实现了Micro_VGGNet轻量化模型。测试采用MNIST手写数字数据集作为训练和测试样本,该微系统能够实准确识别手写数字,准确率达到98.1%。体积仅为30 mm×30 mm×1.2 mm,在100 MHz工作频率下,?图像处理速度可达到20.65 FPS,功耗仅为2.1 W,实现了轻量化神经网络微系统的多目标平衡（性能、体积和功耗）。