LDPC码差分译码算法

对于LDPC码的译码算法——和积算法,提出了一种新的LDPC规则码的差分译码算法,其主要思想是,把概率信息的差分值作为LDPC码Tanner图上的传送信息,而对于校验节点和消息节点的更新都是在特定的加法域中进行。对整个过程从数学上做了推导论证。将差分算法与LLRBP算法做了比较。与传统的基于对数似然比的译码方法相比,新算法的计算复杂度有明显降低,而译码性能则损失不大。     

一种改进的LDPC码译码算法

基于标准的置信度传播译码算法,提出了一种改进的低密度校验（LDPC）码译码算法。该算法通过对变量节点中最不可靠节点初始软信息的修正,进行二次的迭代检测译码,使得性能优于标准的置信度传播算法。仿真结果表明,该算法能有效减少LDPC码的译码错误,同时克服因子图中短环的影响。     

LDPC码offset BP-Based译码算法研究与硬件实现

低密度奇偶校验（Low-Density Parity-Check LDPC）码是一种接近Shannon极限的信道编码,在低信噪比的环境下仍能获得优异的误码率性能,目前应经成为编码界的热点研究课题之一。本文在探讨了LDPC码的经典BP（Belief Propagation）译码算法的基础上,通过分析比较,选取一种复杂度较低,性能较好的offset BP—Based译码算法在FPGA上进行实现,验证了LDPC码的优异性能,对于译码算法的硬件实现具有指导意义。     

星上迭代图像处理算法的FPGA实现研究

针对现场可编程门阵列(FPGA)不擅长处理迭代运算的问题,提出一种基于FPGA的星上迭代图像处理算法的架构.首先,对算法所需参数个数进行估计;然后,依据参数个数及类型对双口RAM进行相应分配;最后,控制双口RAM和寄存器组"读"写"时序以实现算法迭代和不同CCD之间的运算切换.提出的算法架构嵌入了包含迭代运算的图像处理算法,使图像处理算法能够流水线处理多片不同类型的CCD,而只占用处理一片CCD的FPGA资源.实验以8片不同类型线阵CCD为例,FPGA的Slice资源仅占用20％,满足了设计需求,有效的提高了FPGA资源的利用率.且该架构可以广泛应用于其他迭代算法的FPGA实现中.     

LDPC码译码算法及调度方案的分析

低密度奇偶校验(LDPC)码基于置信度传播(Belief Propagaton,BP)迭代译码算法时具有良好的防误码性能,在码长较长时甚至超过Turb码,成为性能最接近香农极限的好码。在低密度奇偶校验(LDPC)码的基本译码算法的基础上,实现了基于传统BP译码算法的多种改进译码算法及译码调度方案,并对多种译码算法进行了性能仿真分析和对比。     

电力线通信中LDPC译码器的优化设计与实现

电力线信道的噪声干扰很强,严重影响通信系统性能。文章提出了一种适于电力线通信中LDPC码的译码器硬件结构优化方法,并通过FPGA设计实现。算法的修正过程只包含简单的算术和逻辑运算,便于FPGA实现。本文方案提供的结构与常用的部分并行译码结构相比,节省了大量硬件资源。经软硬件仿真验证,硬件BP实现结构性能接近浮点BP算法,能应用于电力线通信等信噪比较低的传输领域。     

基于FPGA的卷积码的编/译码器设计

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。本文在介绍卷积码原理的基础上,详细阐述了基于FPGA的卷积码的编/译码器的设计。值得一提的是,卷积码的译码采用维特比译码算法,利用了状态路径度量计算、保存路径转移过程和回溯译码等方法,在硬件实现上能有效地减少存储量、降低功耗,提高整个编/译码器的性能。最后进行了模拟仿真,结果显示编译码的效果比较理想,达到了设计的目的。     

Turbo译码器滑动窗的改进及其FPGA设计

针对Turbo译码算法的硬件实现进行了研究,在综合分析目前Turbo译码器硬件实现优缺点的基础上,提出了一种基于FPGA的滑动窗硬件实现算法新结构,对存储、时延、硬件消耗等细节做了一系列优化,并在Xilinx的XC3S1500 FPGA上实现。仿真结果表明,该算法结构在降低时延、保证码性能的基础上减少了硬件消耗。     

基于MAX-Log-MAP算法和DSP芯片的Turbo译码器

Turbo码又称为并行级联卷积码,其重要的特性就是实现了伪随机编码的思想,但要实现译码低误码率却要以降低整个编译码系统的效率和增加延时为代价。因此,本文通过分析Turbo码迭代译码原理和MAX-Log-MAP算法,根据性能要求和可行性考虑,以DSP芯片ADSP-TS101和MAX-Log-MAP译码算法来实现Turbo译码器的设计,实验结果表明,该系统误码率较低、延时性能符合要求,工作稳定。     

基于FPGA的高频电力电子装置快速实时仿真数值算法

实时仿真有助于实现工业分布式控制,优化生产过程并实现柔性生产.现场可编程门阵列FPGA(field programmable gate array)凭借高速并行的特点,在实时仿真方面取得了广泛的应用.针对高频动作的电力电子开关器件,当利用变步长算法解决开关动作时刻的偏移问题时,会导致仿真结果出现发散现象,且该算法延长了...     

LDPC码的多路并行编码器实现

针对空间数据系统咨询委员会(CCSDS)标准下低密度奇偶校验(LDPC)码编码器低硬件实现复杂度的应用需求,提出一种适用于不同码长、码率LDPC码的多路并行编码器实现架构。该架构通过重复利用编码器中的存储单元,将矩阵信息共享到所有并行的运算单元中从而提高资源利用率。进一步,在现场可编程门阵列(FPGA)平台上验证并测试码率分别为1/2、2/3及4/5的单路和多路编码器,测试结果表明采用多路并行架构的编码器吞吐量比单路编码器有明显的提高且均达到1 Gbps以上;与达到基本相同吞吐量的单路多组编码器相比,其查找表资源分别减少40%、44%和46%。该架构充分利用FPGA的存储资源进而有效降低硬件实现复杂度。     

电力噪声作用下光伏电站监控系统可靠性研究

电力噪声对光伏电站监控通信可靠性具有较大影响。闪电,电力电子开关,继电器等动作产生瞬间电力噪声干扰都有可能导致电站监控系统出现数据传输错误。传统的通信噪声研究采用高斯分布估计模型,该模型不适合进行电力脉冲噪声分析,因此本文提出采用Middleton A类噪声来模拟冲击脉冲噪声,进行冲击噪声信道下BER分析;提出采用LDPC编码提高信道SNR,抑制电力脉冲影响;同时对LDPC硬件实现中网络传输时延问题展开分析;最后针对LDPC编码工程应用中,存在的数据位宽和功耗问题和迭代次数进行了分析,充分论证了基于网络的硬件实现方案的可行性,并在实际电站运用中取得理想效果。     

基于FPGA的多传感数据融合电子式互感器采集系统仿真

提出了一种基于FPGA和AD7685的电子式互感器采集系统的设计方案,给出了具体的基于多传感数据融合技术的积分方法,在FPGA中采用Verilog HDL语言编程控制AD7685进行数据采样,并将采样数据加上CRC校验码后按规定的帧格式组帧,最后通过串口按曼彻斯特码发送.由于电子式互感器的采集系统处于高压侧,受到激光电...     

一种改善LDPC译码性能的新方法

由于LDPC码可以逼近香农限,近年来在国内外编码研究与应用中受到广泛关注,然而,LDPC码迭代译码存在误码平底,限制了LDPC码的进一步应用.陷阱集是导致LDPC码误码平底的主要因素,为了消除陷阱集的影响,提出一种基于陷阱集变量节点消息重置译码方法.当译码器进入陷阱状态后,重新计算陷阱集变量点消息,使译码器在后续迭代过...     

基于FPGA的64 kbit/s通信误码生成仪

介绍了利用FPGA实现64 kbit/s通信误码生成仪的具体实现方法,即为减轻CPU的工作负担,利用FPGA和SDRAM芯片IS61LV5128实现64 kbit/s信号的时延、在64 kbit/s信号中添加随机误码、连续误码的实现方法,利用FPGA实现从信号中提取时钟的锁相环电路的设计方法。利用ARM7的数据处理能力和FPGA并行处理能力相结合,适用于实时性要求高的场合,是一种实时信号处理新的实现方法的探索。     

HDB3编译码及其在Cyclone II FPGA的实现研究

为提高电缆测井数据传输的性能,提出一种基于HDB3码并利用Cyclone II系列FPGA的编、译码系统设计方案。详细分析了编译码的原理与实现方法,并在编译码实现过程中采用双相码来表示相应的码元,可以快速便捷地识别取代码,同时也解决了FPGA只能处理单极性电平的问题。在译码时特意先提取极性信息,故只需用一组移位寄存器来存放输入码流。最后给出了对应的仿真结果,并成功应用于石油测井领域的电缆测井数据通信系统研究装置中。     

基于关键节点备份的多路径可靠路由协议

为了提高无线传感器网络中数据传输的可靠性,设计了一种基于关键节点备份的多路径可靠路由协议（BK-MR-RP）.首先,采用侦听机制来获取邻居节点的路由信息,通过对链路质量和路径相关因子的综合评估选择一条或多条备用路径;其次,针对相关度较高的网络找出路径关键节点,采用节点备份技术对路径关键节点进行备份,以此提高数据传输的可靠性;最后,提出在数据包中添加多个附加位的方式来指示源节点选取的数据包发送的路径.仿真结果表明,随着网络中节点数目的增加,BK-MRRP协议使数据传输的成功率提高5％～10％,传输延迟降低10％ ～ 25％.