低相噪低杂散短波频率源的原理与设计

采用宽带锁相环芯片HMC830设计实现了应用于短波接收机的小型化、低成本、低相噪低杂散频率源。通过优化寄存器配置及工作模式实现了低相噪的频率源,并且在输出增加差分巴特沃兹滤波器降低杂散幅度,抑制共模干扰及偶次谐波,避免单端输出的寄生参数。短波频率源输出频率范围为30~120MHz,步进1kHz,相位噪声≤-120dBc(10kHz),杂散抑制度优于90dB,体积仅为5cm×4cm。     

一种基于DDS＋PLL结构的频率合成器的设计

讨论了一种输出频带宽、跳频速度快、相位噪声低、频率分辨率高的频率合成器的设计方法。该设计采用DDS＋PLL结构,在对单片机的输出信号进行电平转换后采用并行数据控制方式对DDS芯片进行置数,并通过仿真软件设计了环路滤波器和DDS后级低通滤波器,改善了输出信号的相位噪声和杂散性能。基于该方法研制实现了输出频率范围为700～1200MHz的宽带频率合成器,实验结果表明该频率合成器输出功率大于＋4dBm,环路锁定时间为14μs,输出信号相位噪声优于-94dBc/Hz@1kHz,近端杂散抑制度大于-59dBc。     

基于DDS和外差混频的频率合成器的设计

在过去20年里,为了适应矢量调制通信和先进雷达系统的迅速发展,射频和微波信号发生器的性能和复杂度都有所增长.对于这些应用,最关键的性能参数之一就是相位噪声.设计了一种利用外差混频技术的DDS驱动锁相环的频率合成器,频率输出范围3～6 GHz.DDS作为锁相频率合成器的参考信号发生器,这样频率合成器就有了极快的切换时间和很窄的频带间隔.通过提高鉴相频率和外差混频,整个频率合成器因为分频比的大幅下降,因此拥有极好的相位噪声,在频率3.85 GHz时,相噪达到-105 dBc/Hz@10 kHz.     

基于ADF4002的低相噪取样本振设计

本文设计并实现了一种微波锁相环中取样器的本振电路,取样本振以频率合成芯片ADF4002为鉴相器,反馈通道采用内插混频器的结构,避免了单环通过简单倍频产生的相位噪声恶化。详细阐述了取样本振电路的实现方案和工作原理,并使用仿真软件对环路滤波器进行设计。通过实验测试,输出频率为214．815MHz时锁相环的相位噪声为：-137dBc／Hz@10kHz、-140dBc／Hz@100kHz,最大输出频率间隔1MHz,满足了取样本振的低相位噪声和高频率分辨率的要求。     

一种高分辨低杂散频率合成方法

针对频率合成器分辨率和范围之间的矛盾及影响频率稳定度的相位噪声问题,提出一种基于两级小数分频锁相环的频率合成方法,该方法以前级小数分频锁相环实现频率高分辨特性;后级小数分频锁相环对输出信号相噪抑制的基础上,实现输出频率范围的扩展;通过在两级小数分频锁相环之间设计窄带锁相环滤波器对前级小数分频锁相环的噪声进行隔离,且窄带锁相环滤波器的鉴相频率根据后级小数分频锁相环分频比的小数值进行切换,实现对频率合成器的小数分频杂散的有效抑制。     

一款低成本的宽带扫频源设计

本文给出了一款基于DDS＋PLL＋混频技术的0.3～1300MHz扫频源设计,并对这种方案进行了可行性分析。该方案为DDS激励PLL的方案,用到两个锁相环。其中一路由DDS输出作为PLL的激励信号,PLL设计成N倍频环;另一路经过锁相得到固定频率信号,最终这两路信号再进行混频。针对目标市场,在考虑成本的前提下,方案保证了一定的相位噪声和杂散抑制,对输出电平平坦度做了一定的控制,同时利用DDS的高频率分辨率、容易实现程序控制等优点以及PLL很高的工作频率和良好的窄带滤波特性,实现了小步进、切换时间短的宽带扫频源。测试结果达到了预期目的,证明了方案的可行性。     

基于DDS＋PLL的X波段频率合成器设计

本文提出了DDS激励PLL的X波段频率合成器的设计方案,给出了主要的硬件选择及具体电路设计,并且对该频率合成器的相位噪声以及捕获时间进行了深入分析。最后对样机性能进行了测试,结果表明该X波段频率合成器带宽为800MHz、输出相位噪声优于-85dBc/Hz@10kHz、频率分辨率达0.1MHz,可应用于X波段雷达信号源中。     

基于双DDS跳变的捷变频率发生器的设计

捷变频率发生器是雷达、通信、电子对抗等领域中极为重要的测量仪器。DDS可实现高速、小步进信号的输出,适用于捷变频率合成。近几年,捷变频率合成常用DDS倍频滤波的方法,但宽带信号倍频后会导致相位噪声恶化、杂散信号放大等问题。本文分析了直接数字合成(DDS)在捷变频率合成中的特性,提出了一种双DDS跳变方案合成宽带跳频信号,并应用该方案设计捷变频率发生器,输出性能指标优越的300MHz带宽的跳频信号,适用作某型号射频信号源的载波信号。     

基于PLL频率合成器锁相环的降噪技术

随着无线通信技术的发展以及测试仪器小型化的需要,基于PLL频率合成器锁相环的应用也越来越广泛,这就提出了一个如何在此类锁相环中获得低相位噪声信号的问题。本文简要介绍了PLL频率合成器的基本概念、锁相环的噪声源以及基于频率合成器锁相环相位噪声的估算,在此基础上结合理论推导和工程经验提出了改善相位噪声指标的几种技术措施,包括提高鉴相灵敏度和鉴相频率、优化环路滤波器、改善电源滤波等多种手段。实践证明方法可行有效,获得的环路输出信号不但相位噪声指标满足设计要求,而且杂散信号较少且幅度很低,也为其他该类锁相环的设计和调试提供了有益的参考。     

基于AD9852的基准源设计

针对传统模拟方式实现基准源设计存在相位噪声特性差、杂散（spur）多、谐波抑制比低等缺点,本文提出了基于DDS的基准源的硬件电路及工作原理。该基准源是由FPGA控制DDS及其外围电路,产生频率、幅度均可控的正弦波。并进一步论述了如何实现AM调制。试验测试表明,该电路性能稳定,可以为射频应用提供基准源功能。     

1 kHz步进低噪声YIG调谐微波频率综合器

低噪声微波频率综合器在现代电子系统和高性能测试系统中起着非常重要的作用,其实现方式通常以压控振荡器(VCO)和YIG调谐振荡器锁相频率合成为主。基于4~9 GHz YIG调谐振荡器,通过VCO合成小步进可变参考,使锁相环路在不降低鉴相频率的前提下,设计了完成高分辨率、低杂散的宽带低噪声YIG频率综合器。技术验证样品测试结果表明,在4~9 GHz工作带宽内频率步进为1 k Hz,相位噪声优于-95d Bc@10 k Hz,-115 d Bc@100 k Hz,其软硬件设计支持连续扫频和合成扫频功能,工作性能稳定可靠,可满足工程中本振和信号源应用需求。     

C波段宽带线性调频信号源的设计

宽带线性调频信号源在通信、雷达和仪器中有着广泛的应用.传统的线性调频信号产生方法有先天性的缺陷,本文介绍了一种基于DDS和PLL的C波段宽带线性调频信号源的设计方法.这种方法巧妙地使DDS和PLL进行优势互补,可产生带宽达1 GHz的高线性度线性调频信号.实验表明,这种方法能够完全补偿VCO的非线性,并且具有简单易行,可编程,可扩展,实用性强等优点,所产生的线性调频信号具有带宽宽、相位噪声低、频率分辨率高等特性,能够满足精密测距雷达对线性调频电路的技术要求.     

宽带频率合成器设计及应用

设计并实现了一种能够覆盖C波段的宽带低相噪频率合成器.它基于改进的DDS PLL组合频率合成方法.在较低频段利用DDS激励PLL方式来完成细步长,虽然有环路带宽内杂散恶化的问题,但由于倍频数N值很小,大大地避开了其缺点.然后通过PLL内插DDS方式,将频段搬移到高端,不但降低了PLL环路内带通滤波器的设计难度,同时可进一步抑制带外杂散.测试结果满足设计指标,证明了方案的正确性.另外,该频率合成器被成功地用于构造S波段多模式信号源,介绍了其原理和实验结果.     

一种DDS／PLL混合型高分辨率频率合成器

本文利用直接数字频率合成器频率分辨率和相位噪声低而锁相环锁率合成器输出频率高和对鉴相输入呈现窄带特性的优点,用ＳＴＥＬ－１１７５ＤＤＳ芯片设计了一个高分辨率正弦信号产生器,并以此推动锁相环进行倍频。通过这种ＤＤＳ／ＰＬＬ混合型频率合成器,得到了中心频率为３８ＭＨｚ的高分辨率正弦信号。本文给出了电路设计过程及测试结果。     

基于AD9910的宽带LFM信号源设计

介绍了采用DDS激励PLL技术的宽带线性调频信号源的设计与实现,给出了主要的硬件电路和软件设计方案。由FPGA控制DDS芯片AD9910产生带宽可变的线性调频信号,采用DDS激励PLL的锁相倍频技术将信号倍频到4GHz。实验表明,基于该方案设计的线性调频信号源具有较高的频率分辨率和频率精确度,所产生的线性调频信号频谱干净稳定,满足雷达系统应用的要求。     

A low jitter sub-sampling phase-locked loop with sampling thermal noise cancellation technique

The traditional sub-sampling phase-locked loop faces the tradeoffs between phase noise and spur, in that low in-band phase noise requires large sampling capacitor size but at the sacrifice of spur performance. This paper presents a sub-sampling PLL aimed at minimizing in-band phase noise via sampling thermal noise cancellation technique. It enables the substantial reduction of in-band phase noise while reducing the sampling capacitor size. In addition, due to the reduction of the sampling capacitance, the reference spur performance of the PLL is improved, and the power consumption of the isolation buffer is reduced. Implemented in a 65 nm CMOS process, the in-band phase noise at 200 kHz offset is −133.4 dBc/Hz at 2.2 GHz and integrated jitter is 80 fs_rms. The reference spur is −67 dBc. It consumes 5.5 mA from 1.2 V supply and occupies 0.72 mm².