叠层CSP芯片封装热应力分析与优化

对四层叠层CSP（SCSP）芯片封装器件,采用正交试验设计与有限元分析相结合的方法研究了芯片和粘结剂——8个封装组件的厚度变化在热循环测试中对芯片上最大热应力的影响．利用极差分析找出主要影响因子并对封装结构进行优化。根据有限元模拟所得结果．确定了一组优选封装结构,其Von Mises应力值明显比其它组低,提高封装器件的可靠性。     

基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力．热应力是导致微电子封装器件失效的主要原因之一。采用MSC．Marc有限元软件．分析了QFN器件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验设计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处：主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处．其值分别为21．42MPa和-28．47MPa：由析N实验设计可知粘结剂厚度对QFN热应力的影响最大。     

基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力,热应力是导致微电子封装器件失效的主要原因之一。文章采用MSC．Marc有限元软件,分析了QFN器件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验设计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处;主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处,其值分别为21．42MPa和-28．47MPa;由析因实验设计可知粘结剂厚度对QFN热应力的影响最大。     

基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力,热应力是导致微电子封装器件失效的主要原因之一。本文采用MSC．Marc有限元软件,分析了QFNN件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验哼殳计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处;主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处,其值分别为21．42MPa和-28．47MPa;由析因实验设计可知粘结剂厚度对QFN热应力的影响最大。     

粘结剂形态及尺寸对QFN器件热应力的影响

使用有限元软件MSC.Marc分析了芯片粘结剂的形态、厚度和宽度对典型微电子封装QFN(四方扁平无引脚封装)器件热应力的影响。结果表明:在有限元网格密度相同的条件下,粘结剂形态的不同会对QFN器件的热应力产生较大影响,粘结剂无溢出形态的最大热应力为85.87MPa,而粘结剂有溢出形态的最大热应力为77.84MPa,并且最大热应力出现的位置也不同;粘结剂的厚度和宽度对热应力的影响不明显;由于粘结剂形态的不同界面热应力的分布会有较大差别。     

超薄芯片叠层封装器件热可靠性分析

采用通用有限元软件MSC.Marc,模拟分析了一种典型的多层超薄芯片叠层封装器件在经历回流焊载荷后的热应力及翘曲分布情况,研究了部分零件厚度变化对器件中叠层超薄芯片翘曲、热应力的影响。结果表明:在整个封装体中,热应力最大值(116.2 MPa)出现在最底层无源超薄芯片上,结构翘曲最大值(0.028 26 mm)发生于模塑封上部边角处。适当增大模塑封或底层无源芯片的厚度或减小底充胶的厚度可以减小叠层超薄芯片组的翘曲值;适当增大底层无源超薄芯片的厚度(例如0.01 mm),可以明显减小其本身的应力值10 MPa以上。     

基于共晶焊接工艺和板上封装技术的大功率LED热特性分析

采用ANSYS有限元热分析软件,模拟了基于共晶焊接工艺和板上封装技术的大功率LED器件,并对比分析了COB封装器件与传统分立器件、共晶焊工艺与固晶胶粘接工艺的散热性能。结果表明:采用COB封装结构和共晶焊接工艺能获得更低热阻的LED灯具;芯片温度随芯片间距的减小而增大;固晶层厚度增大,芯片温度增大,而最大热应力减小。同时采用COB封装方式和共晶焊接工艺,并优化芯片间距和固晶层厚度,能有效改善大功率LED的热特性。     

空洞对功率芯片粘贴焊层热可靠性影响的分析

采用有限元方法,建立了功率器件封装的三维有限元模型,分析了封装体的温度场和应力场,讨论了芯片粘贴焊层厚度、空洞等因数对大功率器件封装温度场和应力场的影响.有限元结果表明,封装体的最高温度为73.45℃,位于芯片的上端表面,焊层热应力最大值为171 MPa,出现在芯片顶角的下面位置.拐角空洞对芯片最高温度影响最大,其次是中心空洞.空洞沿着对角线从中点移动到端点,芯片最高温度先减小后增加.焊层最大热应力出现在拐角空洞处,最大值为309 MPa.最后分析了芯片粘贴工艺中空洞形成的机理,并根据有限元分析结论对工艺的改善优化提出建议.     

EMC材料特性参数对QFN器件热应力的影响

利用动态机械分析仪测定环氧模塑封（EMC）材料随温度变化的杨氏模量;使用热机械分析仪测定EMC随温度变化的尺寸变化量,并拟合得到热膨胀系数。在实验数据的基础上,变动EMC的橡胶态杨氏模量、玻璃态杨氏模量、玻璃转化温度以及热膨胀系数,并使用有限元软件MSC Marc分别模拟其热应力,以此来分析材料特性参数对热应力的影响。结果表明：QFN器件的最大热应力出现在芯片、粘结剂和EMC的连接处;减小橡胶态或玻璃态的杨氏模量可以有效地减小热应力;增大玻璃转化温度或热膨胀系数,QFN器件的热应力都会有所增加。     

基于三维多芯片柔性封装的热应力分析

利用ANSYS软件针对一种三维多芯片柔性封装结构进行建模,通过有限元2D模型模拟该封装结构在热循环温度-40~125℃条件下产生的热应力/应变情况,讨论了芯片厚度、基板厚度、微凸点高度及模塑封材料对热应力/应变的影响。结果表明,三维多芯片柔性封装体的等效热应力发生在微凸点与芯片的连接处,其数值随着芯片厚度的减薄呈递减趋势;基板厚度也对热应变有一定的影响;增加微凸点高度有利于减小等效热应力;通过比较塑封材料得知,采用热膨胀系数较大,且杨氏模量与温度的依赖关系较强的模塑封材料进行塑封会产生较大应变。     

晶圆尺寸级封装器件的热应力及翘曲变形

晶圆尺寸级封装(WLCSP)器件的尺寸参数和材料参数都会对其可靠性产生影响。使用有限元分析软件MSCMarc,对EPS/APTOS生产的WLCSP器件在热循环条件下的热应力及翘曲变形情况进行了模拟,分析了器件中各个尺寸参数对其热应力及翘曲变形的影响。结果表明:芯片厚度、PCB厚度、BCB厚度和上焊盘高度对WLCSP的热应力影响较为明显。其中,当芯片厚度由0.25mm增加到0.60mm时,热应力增加了21.60MPa;WLCSP的翘曲变形主要受PCB厚度的影响,当PCB厚度由1.0mm增加到1.60mm时,最大翘曲量降低了20%。     

无铅倒装焊点的热应力与湿热应力分析

板上倒装芯片（FCOB）作为一种微电子封装结构形式得到了广泛的应用。微电子塑封器件中常用的聚合物因易于吸收周围环境中的湿气而对封装本身的可靠性带来很大影响。文章采用有限元软件分析了潮湿环境下板上倒装芯片下填充料在湿敏感元件实验标准MSL-1条件下（85℃／85％RH、168h）的潮湿扩散分布,进而分别模拟计算出无铅焊点的热应力与湿热应力,并加以分析比较。论文的研究成果不仅对于塑封电子元器件在潮湿环境中的使用具有一定的指导意义,而且对于FCOB器件在实际应用中的焊点可靠性问题具有一定的参考价值。     

多目标优化方法在叠层QFN封装结构优化中的应用

文章采用响应曲面法试验设计与有限元仿真相结合的方法对叠层QFN封装器件在热循环条件下进行仿真分析,通过优化结构参数来降低叠层QFN封装在热循环条件下的Von Mises应力和封装翘曲。使用多目标优化设计方法中的统一目标法来综合考虑Von Mises应力和封装翘曲。应用遗传算法对评价函数在约束条件下进行搜索最优解,得出叠层QFN封装结构优化的方案,以提高封装的可靠性。     

热应力影响下SCSP器件的界面分层

通过有限元方法研究了堆叠芯片尺寸封装(SCSP)器件在回流焊工艺过程中的热应力分布,采用修正J积分方法计算其热应力集中处应变能释放率。结果表明:堆叠封装器件中最大热应力出现在Die3芯片悬置端。J积分最大值出现在位于Die3芯片的上沿与芯片粘结剂结合部,达到1.35×10–2J/mm2,表明该位置的裂纹处于不稳定状态;在Die3芯片下缘的节点18,19和顶层节点27三个连接处的J积分值为负值,说明该三处裂纹相对稳定,而不会开裂处于挤压状态。     

倒装焊器件尺寸参数对低k层及焊点的影响

当前。集成电路制造中低k介质与铜互连集成工艺的引入已经成为一种趋势,因此分析封装器件中低矗结构的可靠性是很有必要的。利用有限元软件分析了倒装焊器件的尺寸参数对低k层及焊点的影响。结果表明：减薄芯片,减小PI层厚度,增加焊点高度,增加焊盘高度,减小基板厚度能够缓解低k层上的最大等效应力;而减薄芯片,增加PI层厚度,增加焊点高度,减小焊盘高度,减小基板厚度能够降低焊点的等效塑性应变。     

压接式GCT封装的热特性分析

电力半导体器件的散热性能和热可靠性与其封装结构密切相关,选择合适的封装结构对改善器件的散热性能和提高热可靠性非常重要。文中根据压接式GCT器件封装结构特点,采用ANSYS软件利用有限元法分析了单芯片封装和多芯片封装结构的温度及热机械应力分布,并与常规的焊接式封装进行了对比。结果表明,压接式封装结构的散热效果比焊接式封装结构稍差,但其芯片上产生的热机械应力明显减小。多芯片封装采用常规的风冷散热器时芯片温度已经超过了器件的安全工作温度(125℃),应该采用热管散热器才能保证器件可靠地工作。     

意法半导体在多芯片封装内组装8枚裸片

存储器和微控制器多芯片封装技术应用的领导者意法半导体(ST)日前宣布该公司已开发出能够叠装多达8枚存储器芯片、高度仅为1．6mm的焊球阵列封装(BGA)技术，这项封装技术还可以将两个存储器芯片组装在一个厚度仅为0．8mm的超薄细节距BGA封装(UFBGA)内，采用这项制造技术生产的器件可以满足手机、数码相机和PDA等体积较小的设备的存储需求。     

基于内聚力模型脱粘仿真的内埋芯片PI分层研究

芯片埋入式封装技术的难点主要集中在封装制造过程对芯片造成的一系列不利影响,如裂纹、分层、翘曲、静电等。基板埋入芯片的特殊结构,大大增加了封装工艺难度。首先根据开发过程中出现的芯片聚酰亚胺分层现象建立简化模型,其次应用ANSYS工具中的内聚力单元对界面脱粘过程进行了模拟仿真,并分析了模型的等效应力值分布。结果表明,实验聚酰亚胺材料与重布线层的结合强度无法耐受封装回流过程中的热应力。最后分析了不同材料厚度对热应力的影响,为芯片埋入式封装开发提供理论参考。     

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式．结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法．     

封装中的界面热应力分析

随着电子封装集成度的不断提高,集成电路的功率容量和发热量也越来越高,封装体内就产生了越来越多的温度分布以及热应力问题。文章建立了基板-粘结层-硅芯片热应力分析有限元模型,利用有限元法分析了芯片/基板的热应力分布,封装体的几何结构参数对应力的影响,重点讨论了芯片与粘结层界面上和基板与粘结层界面上的层间应力分布