基于异构计算平台的规则处理器的设计与实现

对于身份认证机制中的安全字符串恢复,字典结合变换规则是一种常用的方法。通过变换规则的处理,可以快速生成大量具有针对性的新字符串供验证使用。但是,规则的处理过程复杂,对处理性能、系统功耗等有很高的要求,现有的工具和研究都是基于软件方式进行处理,难以满足实际恢复系统的需求。为此,文中提出了基于异构计算平台的规则处理器技术,首次使用可重构FPGA硬件加速规则的处理过程,同时使用ARM通用计算核心进行规则处理过程的配置、管理、监控等工作,并在Xilinx Zynq XC7Z030芯片上进行了具体实现。实验结果表明,在典型情况下,该混合架构的规则处理器相比于单纯使用ARM通用计算核心,性能提升了214倍,规则处理器的运行性能优于Intel i7-6700 CPU,性能功耗比相比NVIDIA GeForce GTX 1080 Ti GPU有1.4~2.1倍的提升,相比CPU有70倍的提升,有效提升了规则处理的速率和能效。实验数据充分说明,基于异构计算平台,采用硬件加速的规则处理器有效解决了规则处理中的速率和能效问题,可以满足实际工程需求,为整个安全字符串恢复系统的设计奠定了基础。     

下一代网络处理器及应用综述

网络处理器作为能够完成路由查找、高速分组处理以及QoS保障等主流业务的网络设备核心计算芯片,可以结合自身可编程性完成多样化分组处理需求,适配不同网络应用场景.面向超高带宽及智能化终端带来的网络环境转变,高性能可演进的下一代网络处理器设计是网络通信领域的热点问题,受到学者们广泛关注.融合不同芯片架构优势、高速服务特定业务使下一代网络处理器具备分组处理性能加速、动态配置硬件资源和服务应用智能化的特点.本文从利用新型可编程技术、面向新型网络体系结构以及针对新型高性能业务3个下一代网络处理器设计方案对现有研究进行分析比较,并对下一代网络处理器的工业化进程做了介绍;提出了高性能可演进的下一代网络处理器体系架构,通过软硬件协同分组处理流水线、多级缓存与分组调度、资源管理及编程接口等方面给出了架构设计细节,研制了原型系统并对其性能进行了测试.本文明确了自主可控的网络处理器体系架构发展方向和智能化应用场景,讨论了未来可能的研究方向.     

基于多核处理器的非对称嵌入式数据处理模块设计

针对车载、机载等嵌入式计算系统对小体积、低功耗、高计算能力等方面的要求,基于多核处理器设计了一款非对称嵌入式数据处理模块,该模块对外通过光纤互联网络和其余设备高速连通交互,具有良好的互连通性和互操作性。采用非对称嵌入式系统架构,模块内各处理器内核可根据不同的任务等级或安全等级,部署不同的的任务,为整体提供公共计算能力同时时兼顾容错特性,有助于上层管理系统动态规划分配任务,提升系统性能。模块可适配嵌入式实时操作系统,具备良好的计算能力和实时性。     

基于Core i7处理器的高性能计算机主模块设计

为了提高基于Compact PCI的抗恶劣环境计算机的处理能力,提出了一种基于Intel Core i7低功耗双核处理器的Compact PCI计算模块的设计方法;该方法中包括了基于Intel Core i7低功耗双核处理器的计算模块的主要设计思路和实现过程;该方法通过采用In-tel Core i7 620LE处理器提高了计算机性能,采用热设计保证了被动散热的效果;该计算机主模块已经投入应用,在应用过程中取得了良好的效果。     

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络（CNN）专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理SqueezeNet网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要.通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类:控制核和计算核.根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道.运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来提高多核的利用率,实验结果表明该方式有效提高核间协作以及核间通信的效率,提升处理器的利用率.     

延续奔腾的力量——揭密Intel下一代处理器

处理器工作频率越高越好?虽然现在要回答这个问题看似很简单,但是在不久的过去,很多人都会不假思索地说出肯定的答案——这现象产生的原因很大程度在于厂商宣传。Pentium 4与Athlon XP的较量中,同频率条件下根本不是Athlon XP的对手。虽然 Intel可能已经认识到了NetBurst构架效率低下的缺点,但依然没有抛弃NetBurst架构而是继续坚持自己“频率至上”的理念,于是Prescott诞生了。由于 Intel将流水线(Pipelining)由先前的20级猛然提升到 31级,使得产品的频率提升更为容易。虽然Prescott 核心在其上一代核心的基础上进行了多项改进,比如增大了二级缓存的等,但是在同等频率下却不是前辈的对手。由于流水线的增长,处理指令的操作步骤也会随之增多,消耗的电能也会提升,加上处理器工作频率的提升,这样就导致处理器容易出现功耗过高的情况——Pentium 4 4．0GHz也就成了“无法完成的任务”。为了缓解Prescott核心Pentium 4进一步带来的效率低下问题、增强自身产品的竞争力,Intel于去年初引入双核心处理器Pentium D。根据Intel微处理器研究实验室高层的说法:如果继续开发单核心架构的 Tejas,其芯片面积会比Prescott增加90％,而多任务性能则提升40％左右;但如果开发多核心架构的 Smithfield,其芯片面积同样增加90％,但是多任务性能就能比Prescott提升接近一倍,单任务也能提高几个百分点。正是这样的原因促使Intel最终选择了双核心作为Prescott核心后一阶段的发展方向。在Intel没有正式发布双核心架构之前,人们一直认为将两块Dothan核心集成起来是Intel当时制造双核心处理器的最好选择,因为该核心具备了高性能与低功耗两大优势。但是当Intel在IDF Spring 2005上正式发布Pentium D的时候让人大失所望,它采用的是将两颗Prescott集成的方式生产Pentium D。根据著名硬件网站Anand对其进行的功耗测试来看,当进行满负荷运行时,Pentium D 2．8GHz的功耗高达 244W,而其对手Athlon 64 3500+(2．2GHz)只有 143W,足足多出了101W!按照这样的趋势发展下去,对于Intel产品来说将是致命的。还好,这种趋势并没有变成现实。在半年后的 IDF Fall 2005上,Intel郑重宣布——将桌面平台、移动平台和服务器平台所使用的处理器在架构上进行统一,推出新的处理器架构!     

高效能多核处理器芯片功耗测试及其DVFS调度算法研究

针对处理器纳米级工艺快速发展，使高效能多核处理器芯片上集成晶体管，进而导致高效能多核处理芯片功耗大幅增加的问题，研究设计了一种双阈值功耗自适应的DVFS调度算法。该算法采用两级阈值调节配合功耗自适应实现了对高效能多核处理器的功耗优化，相较于传统的单阈值调节方式，该算法调节CPU的方式更科学有效。在大部分测试程序中，该算法的性能可保持在90%以上，最大功耗优化比例可达到35%以上。     

基于硬件多线程网络处理器功耗可控无线局域网MAC协议实现

针对在如何在提高网络吞吐率并满足实时性需求的同时消耗更少的功耗的问题,以硬件多线程网络处理为平台,以IEEE 802.11MAC层协议为例,通过对MAC层数据流的模式、数据流上的操作行为以及时间约束进行建模并测试分析,提出一种多线程化网络协议的软件实现方法;配合动态功耗可控的多线程网络处理器能够根据流量和实时性自适应地调整系统的性能。实验结果证明,异构多线程结构程序在实时性任务时五个软件线程需四个硬件线程支持,而无实时性任务只需两个硬件线程支持。提出的多线程MAC层协议编程模型能够达到根据网络负载特征动态控制处理器性能的目的。     

一种基于功耗管理的DSP处理器设计

一种具有功耗管理特性的DSP处理器的结构设计。该处理器采用4级流水线和增强型的哈佛并行系统结构及完善的时钟管理模块,提供了一种DSP处理器的集成设计方案。能很好地满足便携式数字信号处理系统中要求的信号高速处理能力和良好的功耗特性。