自适应SSDA图像匹配并行算法设计与实现

为了充分利用多核处理器的硬件资源和计算能力来提高图像匹配应用的实时性,通过对自适应阈值SSDA图像匹配算法原理的分析,基于任务分解的多核并行编程模式思想,设计了一种自适应阈值SSDA图像匹配并行算法,并在多核计算机上采用OpenMP模型编程实现该并行算法,同时还进行了相关的代码优化。实验结果表明,优化后的并行算法在保持匹配算法精度的同时大大提高了匹配速度和多核利用率,取得了良好的效果。     

异构多核系统中跨时钟域的解决方法

随着集成电路的集成度与性能的不断发展,芯片的功耗问题已经变的十分严重,功耗带来的挑战日益突出。异构多核动态调频架构是目前研究低功耗的主流方向。SOC系统当中同一时刻只有一个处理器能够控制总线,其它处理器则处理等待状态,异构多核动态调频架构能够通过降低不控制总线的处理器频率来达到降低功耗的目的。异构多核领域的处理器和总线跨时钟域解决方案,此方案在国内属于首次提出,可以运用在异构多核动态调频(DFS)架构当中。目前手持终端设备越来越强调功耗的重要性,因此异构多核领域的处理器和总线跨时钟域解决方案将有非常好的应用前景。该方案通过在处理器和AMBA总线之间添加FIFO以及一些复杂的算法,达到消除亚稳态和正常通信的目的。最终,通过仿真发现任意调节处理器的工作频率都能满足传输协议。证明该方案能在异构多核动态调频架构中运用。     

面向低功耗共享Cache路适应划分算法研究

如何提高多核处理器的性能和降低多核处理器中Cache的功耗已经成为下一代多核处理器的研究热点。为了降低片上多核处理器的功耗,基于路适应算法可以采用一种新的动态划分机制,该机制主要由路分配模块和动态功耗控制模块组成。路分配模块在程序运行过程中根据处理器核所运行线程的工作集的大小调整处理器核所分配的Cache路。动态功耗控制模块利用程序运行的局部性原理,将处理器核所运行线程的工作空间控制在少数Cache路中。关闭剩余的Cache路,从而达到降低Cache功耗的目的。该机制使用Simics全系统模拟平台模拟多核处理器,并用SpecOMP测试集测试了系统的性能和功耗。与传统的Cache(Conventional L2Cache,C-L2)相比,其IPC提高了9.27%,功耗降低了10.95%。     

基于big.LITTLE架构的多目标功耗自适应控制方法

针对移动计算系统功耗约束条件时常变动,以及动态电压频率调节无法有效克服静态功耗导致的能量损失等问题,提出一种多目标功耗自适应控制方法。根据实时功耗约束制定调核策略,确定处理器核类型及数量,结合操作系统线程亲和性、进程迁移与处理器热插拔完成处理器核的开启、关闭及负荷管理,实现功耗自适应。在典型多核应用MapReduce模型Phoenix与可变形部件模型上的实验结果表明,该方法能够按需调度核类型及数量来完成计算任务,与传统功率恒定系统相比,执行时间与能耗平均减少60.91%和48.54%,有效提高目标系统能效。     

龙芯1号处理器结构级功耗评估有效性分析

结合龙芯1号处理器实际设计过程,介绍了处理器功耗评估的方法和功耗模型,分别对结构级、电路级功耗评估和实际芯片3种情况进行测试程序仿真.经过量化分析和比较表明:结构级功耗评估具有仿真速度快、评估结果误差和测试程序相关,并且同一测试程序误差能够追随电路级功耗评估等特点,说明了龙芯1号处理器进行结构级功耗评估的有效性.采用该方法可显著提高低功耗处理器结构的设计效率.     

TP RAM的低功耗优化设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。     

零级指令缓存研究综述

高效能是处理器设计的重要指标。由于指令部件在处理器芯片中开始占据越来越多的芯片面积,消耗了较多的芯片功耗,研究人员提出了零级指令缓存设计。零级指令缓存容量小、访问耗能低,与流水线紧密耦合、取指命中时可以门控流水线部分逻辑。因此,零级指令缓存可以有效提高流水线指令部件的能效比。综述了现有的零级指令缓存的不同结构、各结构的发展与应用情况;展望了零级指令缓存设计的未来研究思路。     

多核处理器构架的高速JPEG解码算法

实现基于多核处理器构架的JPEG解码算法；通过将JPEG算法并行化，在多个处理器核上并行处理，并针对多核处理器构架进行内存读取等方面的优化，可极大地提高JPEG解码算法的解码速度。实测表明，在4核集成的多核处理器上，JPEG图像的平均解码周期为单核处理器上的28％左右。     

多核同时多线程处理器的线程调度器设计

多核同时多线程处理器(SMT_PAAG)是用于图形、图像及数字信号处理的一种多核处理器。基于这种处理器提出了一种硬件线程调度器,该调度器采用同时多线程技术,最多可同时执行四个线程,支持八个线程阻塞模式下的快速上下文切换。这样避免了因阻塞带来的等待问题,能够有效提高处理器的工作效率和资源利用率。通过在处理器上运行图形处理算法进行性能评测。结果表明,SMT-PAAG处理器通过挖掘指令级并行和线程级并行,将处理器的性能提高了69.25%。     

一种64位Booth乘法器的设计与优化

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。     

一种针对片上众核结构共享末级缓存的改进的LFU替换算法

为了得到更高的吞吐率和性能功耗比,众核处理器摒弃了复杂的乱序处理器核,而在芯片内集成了大量的轻量级顺序处理器核。为了更好地支持核间数据共享,并减少访问片外存储器带来的开销,众核处理器往往采用共享的末级缓存LLC(Last LevelCache)。因为需要对为数众多相对独立的访问请求作出响应,因此相对于传统多核处理器的末级片内缓存,众核处理器的末级片内缓存更容易产生抖动现象。传统的最久未使用LRU(Least Recent Used)高速缓存替换策略在这种情况下往往无能为力,而几种最新提出的高速缓存替换策略也见效甚微。基于传统的最不经常使用LFU(Least Frequent Used)替换算法,提出一种改进的高速缓存替换算法。相对于LFU替换算法,该算法获取信息的粒度更粗,并且可以掌握更加全局的信息,而这些优势使得该算法更适合作为众核处理器末级片内缓存的替换算法。实验结果表明,在一个64核的众核处理器上,该替换算法可以有效地缓解末级片内缓存的抖动现象,同时该算法实现需要的硬件开销很小。     

CMOS电路晶体管级功耗优化方法

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成:先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点:1) 该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压V T0、沟道宽度W和沟道长度L.2) 该方法的功耗优化效果较好.在晶体管级W VT0 L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.     

面向任务级的多核密码处理器数据分配机制

为解决在多核密码处理器算法映射中单密码算法高速实现、多密码算法并行实现和复杂信息安全协议实现带来的数据分配问题,对多核密码处理器密码算法的映射方式进行研究,对多核密码处理器进行任务级划分,构建信息安全系统的使用需求、多核密码处理器密码算法的映射方式和多核密码处理器的数据分配方式三者之间的桥梁,提出一种面向任务级的多核密码处理器的数据分配机制。对比实验结果表明,面向任务级的数据分配机制具有更高的性能和灵活性。     

一种低功耗可重构Cache的重构算法

随着半导体技术的发展,芯片上的功率密度也逐渐增大,这使得功耗问题在芯片设计时越来越受到人们的关注.片上Cache是处理器芯片中的主要功耗源之一,采用低功耗Cache可有效降低处理器整体功耗.对低功耗Cache设计进行了研究.介绍了当前低功耗Cache设计的主要方法和一种低功耗可重构的数据Cache的体系结构及相应的重构算法.给出了一种新的重构算法——LoW-High Boundary（LHB）算法.实验表明LHB算法在性能和功耗上均优于原算法.     

多核虚拟化分区技术在航空电子系统中的应用

针对当前航空电子系统多核处理平台资源利用率低,用户数量可扩展性不足等问题,提出并实现了一种适用于机载应用的多核分区处理方案,将多核处理器与虚拟化分区技术相结合,解决了用户数量受限于处理器内核数目问题,达到资源利用率最大化目的。实验结果表明,该方法可在同一模块上部署64个以上功能应用,支持多用户协同开发;与传统非对称多处理架构相比,硬件体积减少80%以上,重量减轻75%以上,功耗下降65%以上。提高了系统集成度,实现功能应用的时间、空间和资源访问隔离,提升了系统安全性和可靠性。     

并行存储系统的功耗优化

功耗问题已经成为高性能计算机系统设计的重要问题。并行存储系统是高性能计算机系统的重要组成部分,降低其功耗对于降低整个并行系统功耗具有重要意义。并行存储系统由存储结点组成,降低存储结点功耗是降低并行存储系统功耗的重要部分。本文针对存储结点的处理器提出了功耗优化方法,根据利用率信息调节处理器电压/频率,并通过元数据服务器指导的频率预调节算法缓解因调频所引发的响应时间滞后问题。分析表明,该方法可以有效降低存储结点功耗,实现并行存储系统的功耗优化。     

基于同构多核处理器的任务调度

随着现代应用对计算机性能要求的提高,计算机主频不断提升。由于功耗和半导体工艺的限制,仅靠提高单核主频难以继续维持“摩尔定律”,同构多核处理器（Homogeneous Multi-core）应运而生。在同构多核处理器的支持下,一个芯片汇集多个地位对等、结构相同的通用处理器核,以最小的代价满足了提高系统性能、负载均衡、处理器容错的需要。并行体系结构需要结合与之适应的软件实现性能效益的倍增。本文从操作系统层面,针对处理器结构的变化,研究并实现多核任务调度。系统采用混合调度策略,簇间独立调度,簇内统一调度。从调度模式、调度算法、分配算法、调度时机等方面详细分析了多核调度的原理和实现机制。最后通过模拟实验证明功能正确性及算法可调度性。     

暗硅多核系统芯片资源调度算法

芯片集成度的提升芯片带来功耗密度的增加,引起芯片的过热问题.近年来,人们提出暗硅设计的概念,有选择地关闭部分工作模块,避免芯片上所有模块同时处于开启状态,以解决过热问题.为此,提出一种基于模拟退火的多核系统资源调度算法.针对具体的应用采用迭代方法调整热设计功耗约束、分配处理器资源,并确定芯片模块的开启和关闭,在保证系统吞吐的同时,有效地解决芯片的过热问题.首先,针对已知应用集,在热设计功耗和系统约束下通过动态规划为每个应用配置处理器数目和频率等级.其次,基于模拟退火算法以散热效果和通信延迟为目标完成应用映射,确定开启和关闭的处理器.最后,根据有无过热点的反馈,迭代地调整热设计功耗大小,获得系统最大热设计功耗,并据此获得应用的最终资源配置和映射结果.所提调度方法能够有效地避免过热点,在资源约束下最优化系统性能.实验结果表明,相比于棋盘式布局,系统最高温度能够降低3%,相比开关调整过热点的方法,系统吞吐量能够最大增加约12%.     

双阈值VLSI低测试功耗方法研究*

提出一种测试功耗优化的新方法,它通过阈值门电路调节和漏电流优化两种方法相结合来降低静态功耗。通过算法寻找电路的关键路径,去除伪路径,然后在关键电路上设置低阈值门电路,在非关键电路上设置高阈值门电路（不违反时序约束的前提下）,利用测试向量的无关位特性来调整测试向量和测试架构,达到降低漏电流的目的。通过以上两种途径,整体上达到功耗优化的结果,实验结果证实了本方法的有效性。     

应用驱动的并行程序性能优化研究

从应用角度出发,分析、归纳各种应用中的核心计算过程,利用符合多核处理器芯片架构的并行计算模型对这些核心计算过程进行优化,得出可以被重复利用的高性能可扩展的软件库,它既可以支持新应用的高效开发,也可以保证程序性能的可扩展性。以分层并行计算模型思想为指导,从应用驱动的并行程序性能优化的角度出发,首先提出了面向多核处理器芯片体系结构的并行算法设计模型,在此基础上对并行扫描算法进行分析优化,得出新的具有良好扩展性、高性能的g-scan算法。之后深入研究13种核心计算实体之一的稀疏线性代数计算实体,应用g-scan算法设计实现了新的稀疏矩阵-向量运算算法,并将其应用于结构工程领域中广泛使用的有限元分析,大大提升了其执行效率。