基于FPGA的高速数据串口采集系统设计

为了实现对高速数据的采集和分析,设计了一种以FPGA为核心逻辑控制模块和串口传输技术的高速数据采集系统。设计采用AD9233模数转换芯片和CycloneII系列的FPGA芯片。FPGA模块的设计采用Verilog HDL硬件描述语言实现,在QuartusII和ModelSim工具中实现软件设计和时序仿真验证。GPS信号的采集实验验证了该系统具有稳定性高、实时性强和准确度高等优点。     

新型LDPC码译码器

通过研究LDPC码奇偶校验矩阵的结构特点和LDPC码译码算法数据流程的特性,设计出一种新型LDPC码译码器。译码器包含可扩展的存储器阵列、结构精巧的地址控制单元和功能强大的时序控制状态机,具备可灵活扩展译码码长、硬件实现复杂度低和硬件资源利用率高的优点。构建通信系统,对硬件译码器进行性能测试,测试结果表明,译码器的译码性能与理论仿真值基本吻合,证明设计的正确性。     

基于FPGA的四翼超混沌系统同步及其保密视频通信

对广义增广Lü四翼超混沌系统进行分析,采用非线性控制同步方法实现该超混沌系统的自同步,理论分析所设计的非线性同步控制器的正确性和有效性。对该超混沌系统及其非线性控制同步进行FPGA硬件电路设计与实现,硬件试验结果和数值仿真结果及理论分析结果一致。提出一种基于该超混沌系统非线性同步的混沌掩盖保密视频通信方案,并对该保密通讯方案进行field programmable gate array硬件试验,试验结果表明:该保密通信方案有效、可行,并具有良好的保密性。     

基于FPGA的四翼超混沌系统同步及其保密视频通信

对广义增广Lü四翼超混沌系统进行分析,采用非线性控制同步方法实现该超混沌系统的自同步，理论分析所设计的非线性同步控制器的正确性和有效性。对该超混沌系统及其非线性控制同步进行FPGA硬件电路设计与实现,硬件试验结果和数值仿真结果及理论分析结果一致。提出一种基于该超混沌系统非线性同步的混沌掩盖保密视频通信方案,并对该保密通讯方案进行field programmable gate array硬件试验,试验结果表明:该保密通信方案有效、可行,并具有良好的保密性。     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

基于CAN总线的汽车监控仿真系统

从实际应用出发,以CAN2．0B协议规范为基准,设计并实现基于CAN总线的汽车监控仿真系统。完成了仿真系统的全部硬件和软件的设计及实现。在此基础上,将仿真系统应用于实际车辆中,通过仿真系统监测并采集车辆中多种CAN总线上的数据流并进行分析。利用平台测试、CANOE测试、实车测试等多种手段验证了系统性能。仿真系统必须拥有良好的安全性、灵活性、可靠性和稳定性。     

OFDM系统中频域同步技术及FPGA实现

针对OFDM系统频域中的整数倍频率偏移、小数倍频率偏移、采样钟频率偏移和定时偏移等问题,本文提出了相应的解决方案,并采用FPGA对各方法进行硬件电路实现.这些硬件实现方法巧妙,估计精确,能节省大量硬件资源.通过实际的电路时序波形仿真验证,证明了这些方法的实用性.     

基于CycloneⅢ的OFDM实现

在介绍OFDM的基本原理的基础上,建立了系统仿真模型,并用MATLAB软件对该模型进行了仿真,给出了系统仿真部分时频域曲线,验证了理论分析结果。并将其运用到通信方面的实验教学系统中,利用该模型在FPGA上来实现OFDM,选用Altera公司的cycloneⅢ系列芯片对其进行了硬件实现,并得到了与仿真结果一致的硬件实现结果。     

变型蔡氏混沌电路的实现

提出了一个新的非线性动力学系统模型，并对其进行了理论分析、仿真和硬件电路的实现。结果证明这种变型蔡氏电路为混沌通信和混沌现象的研究提供了一种新的混沌发生器。     

探地雷达回波信号等效采样控制系统硬件设计

针对无载频探地雷达系统具有复杂的系统时序控制的特点,设计了一种利用FPGA配合可编程延时器件和时变增益器件来完成复杂时序控制的硬件系统.该系统由信号处理器DSP发出控制指令并完成后期算法,再通过USB2.0实现与上位机的数据通信,给出并验证了以DSP为核心、以FPGA实现探地雷达数据采集控制的方法,实现了最小半脉宽2ns的等效采样,最小延时0.15ns、最大延时1313.25ns的采样时窗,及理论数据吞吐量为480Mbit/s的数据传输.系统的集成度高,可嵌入应用,硬件易更新.     

MIMO-OFDM系统定时同步算法的FPGA设计

对多入多出-正交频分复用（MIMO-OFDM）系统中基于训练序列的定时同步算法进行了阐述,着眼于系统定时同步算法的硬件实现,对通过FPGA（现场可编程门阵列）实现定时同步算法的复杂度按照单位时间内乘、加次数的方法进行了分析;为降低系统中定时同步算法在FPGA实现过程中的复杂度,对单个定时同步模块内部子模块以及多个定时同步模块间的关系进行了研究,提出了MIMO-OFDM系统定时同步算法的简化实现方案,并对简化方案在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计。研究表明,简化实现方案可以用于MIMO-OFDM系统定时同步算法的硬件实现。     

Symbol Synchronization of Single-Carrier Signal with Ultra-Low Oversampling Rate Based on Polyphase Filter

An efficient single-carrier symbol synchronization method is proposed in this paper, which can work under a very low oversampling rate. This method is based on the frequency aliasing squared timing recovery assisted by pilot symbols and time domain filter. With frequency aliasing squared timing recovery with pilots, it is accessible to estimate timing error under oversampling rate less than 2. The time domain filter simultaneously performs matched-filtering and arbitrary interpolation. Because of pilot assisting, timing error estimation can be free from alias and self noise, so our method has good performance. Compared with traditional time-domain methods requiring oversampling rate above 2, this method can be adapted to any rational oversampling rate including less than 2. Moreover, compared with symbol synchronization in frequency domain which can operate under low oversampling rate, our method saves the complicated operation of conversion between time domain and frequency domain. By low oversampling rate and resource saving filter, this method is suitable for ultra-high-speed communication systems under resource-restricted hardware. The paper carries on the simulation and realization under 64QAM system. The simulation result shows that the loss is very low (less than 0.5 dB), and the real-time implementation on field programmable gate array (FPGA) also works fine.     

基于DA算法的二维离散余弦逆变换的ASIC设计

　Aim　To present an ASIC design of DA-based 2-D IDCT. Methods In the design of 1-D IDCT is utilized a Chen-based fast IDCT algorithm, and multiplier accumulators based on distributed algorithm contributes in reducing the hardware amount and in enhancing the speed performance. Results and Conclusion VHDL simulation, synthesis and layout design of system are implemented. This 2-D IDCT ASIC design owns best timing performance when compared with other better designs internationally. Results of design prove to be excellent.     

基于STM32单片机驱动面阵CCD实时图像显示的研究

通过研究一种ST公司ARM架构的STM32F4系列单片机,并通过配置其自身带的DCMI通道,从而产生相应的时序来实现对面阵CCD的驱动。给出了硬件电路的设计并将硬件进行了搭建,而且还通过KEIL4软件及J-LINK工具对硬件电路进行了仿真及测试,结果表明利用此器件可以把图像实时显示出来,由于其控制简单、信息数据易存储、信息数据易处理、实时显示效果良好等功能特点,在工业监控及图像处理控制应用的场合下得到了广泛的应用。     

一种PCI总线接口的设计

对外设部件互连标准(Peripheral Component Interconnect,PCI)总线接口进行分析和研究,提出一种PCI总线接口的设计方案。利用模块化的设计方法设计PCI总线接口,并介绍主/从接口状态机模块和工作过程。用Modesim软件对PCI接口的硬件设计进行功能仿真。仿真结果表明,该设计能够满足PCI总线的时序要求。     

一种基于北斗卫星导航系统的校时系统

为了更好地利用北斗卫星导航系统（BDS）提供的开放式免费授时服务,摆脱计算机终端系统校时对全球定位系统（GPS）的依赖,在分析了BDS功能特点和授时原理的基础上,以和芯星通公司BDS接收模块UM220芯片为平台搭建了校时硬件电路,给出了计算机终端校时系统软件实现及工作过程。系统运行结果表明,设计的校时系统可靠性高,授时精度可满足计算机终端系统的要求,具有较大实用价值。     

基于DS1302的数字钟设计

本文对时钟芯片DS1302的读时序进行了详细分析,设计了基于DS1302的数字钟,包括硬件电路的设计和软件程序的设计,并在Proteus软件中进行了仿真实验。结果表明,该数字钟具有工作可靠、结构简单等优点。     

存储器AT45DB321C在“数字倾斜读数仪”中的应用

在分析串行存储器AT45DB321C操作和读写时序的基础上,介绍一种基于MCS51系列单片机利用SPI总线扩展大容量数据存储器的硬件实现方法,介绍单片机的I/O口结合软件的方法模拟了SPI时序,实现了单片机与AT45DB321C之间的通信,并介绍如何在＂数字式倾斜读数仪＂产品中的实际应用。     

V-M系统的MATLAB仿真研究

基于MATLAB的强大功能,将其应用于调速系统的计算与仿真研究中,并以典型的晶闸管-直流电机双闭环调速系统为例介绍在调速系统中,MATLAB的计算与仿真研究的基本方法,以便于实际工程中调速系统调节器参数的选择以及性能的分析.     

火炮随动系统调试仪的设计与实现

针对现有火炮随动系统调试仪在性能测试时存在的测试效率低、测试误差大的缺点,提出了调试仪总体设计方案,给出了调试仪的系统构成,确定了调试仪数据采集卡的实现原理及方法,设计了采集卡硬件电路、软件及驱动程序,完成了调试仪的时序及功能仿真.实验模拟测试结果表明：所设计火炮随动系统调试仪满足技术指标中提出的CAN总线接口、10ms同步时间、模拟及数字量I/O技术要求.