基于FPGA的异步FIFO硬件实现

使用FPGA内部资源BlockRam实现异步FIFO,因为未使用外挂FIFO,使得板卡设计结构简单并减少了硬件板卡的干扰,给硬件调试工作带来了方便,也充分体现了FPGA的优势,这种方法对设计异步FIFO使用具有很好的借鉴意义。实验通过VERILOG编程实现异步FIFO,对程序进行了功能仿真、时序仿真,并下载到FPGA芯片中进行了硬件仿真,实验结果达到了预期的参数要求,完成了FIFO软硬件设计。     

异步FIFO和PLL在高速雷达数据采集系统中的应用

将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A/D转换的高速采样数据,解决嵌入式实时教据采集系统中,高速采集数据量大,而处理器处理速度有限的矛盾,提高系统的可靠性.根据FPGA内部资源的特点,将FIFO和锁相环设计在一块芯片上.因为未使用外挂FIFO和PLL器件,使得板卡设计结构简单,并减少硬件板卡的干扰.由于锁相环的使用,使得整个采集系统时钟管理方便.异步FIFO构成的高速缓存具有一定通用性,方便系统进行升级维护.     

异步FIFO在FPGA与DSP通信中的运用

利用异步FIFO实现FPGA与DSP进行数据通信的方案.FPGA在写时钟的控制下将数据写入FIFO,再与DSP进行握手后,DSP通过EMIFA接口将数据读入.文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电路.经验证,利用异步FIFO的方法,在FPGA与DSP通信中的应用,具有传输速度快、稳定可靠、实现方...     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

基于FPGA的高速数据采集卡的设计

介绍一种采用USB2．0接口与PC机进行数据传输的高速数据采集卡的设计。给出了硬件的基本结构和软件固件设计的基本方法,并对用FPGA设计FIFO做了重点阐述,同时对使用异步并行A／D转换与使用采样率为444～440MS／s的ADC器件的采样数据在FIFO内的数据传输进行了时序仿真,并分析了仿真结果。     

基于FPGA的SD卡控制器设计

以FPGA为平台,设计了采用SPI接口的SD卡控制器.整体设计用Verilog HDL硬件描述语言实现,同时采用数据缓存(First In First Out,FIFO)技术解决实际应用中的时序问题,最终实现了整体设计功能.本设计充分发挥了FPGA所具有的开发周期短、处理能力强等特点,已成功应用于音频芯片采集的数据存储...     

基于FPGA与DSP的雷达高速数据采集系统

激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄,幅度低,背景噪声大等特点,对其进行低速数据采集存在数据精度不高等问题.同时,a/D转换器与数字信号处理器直接连接会导致数据传输不及时,影响系统可靠性、实时性.针对激光雷达回拨信号,提出基于FPGA与DSP的高速数据采集系统,利用FPGA内部的异步FIFO和DCM实现A/D转换器与DSP的高速外部存储接口(EMIF)之间的教据传输.介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数,并对异步FIFO数据读写进行仿真,结合硬件结构详细地分析设计应注意的问题.系统采样率为30MHz,采样精度为12位.     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性.减小电路板面积.提出一种基于FPGA的异步串行口IP核设计.该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真.最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能.该IP核具有模块化、兼容性和可配置性.可根据需要实现功能的升级、扩充和裁减.     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统     

基于时钟边沿检测的异步FIFO设计实现

本文首先介绍异步FIFO的概念、基本结构和应用,然后分析传统异步FIFO设计中存在的部分问题,提出一种新颖的基于时钟边沿检测的异步FIFO设计方法,并对其进行综合仿真测试,给出测试分析结果.     

基于FPGA的VGA数据通信设计

介绍了利用现场可编程门阵列(FPGA)实现控制VGA数据通信的方法,着重于VGA信号特点的分析和FPGA中重要模块的研究与设计.分析了设计中所用的FIFO模块、VGA控制模块,给出了其顶层模块设计及其时序功能仿真.本设计采用硬件描述语言Verilog编程,利用FPGA产生高精度时序逻辑保证了实时采集及高速传递的正确性,同时能够正确地在显示设备上稳定显示.     

基于多FPGA的高速尺寸测量系统设计

针对传统尺寸测量系统处理速度慢、测量精度低等问题,设计了一种基于多FPGA技术和高灵敏度线阵CCD图像采集单元的高速尺寸测量系统。该系统采用延迟锁相环技术实现时钟同步,调用FPGA内部存储器IP核,并引入乒乓操作的异步FIFO设计对数据进行缓存,再由接口电路传输至上位机,实现对多参数物体测量。各子模块功能均在Xilinx FPGA的编译环境ISE中进行综合,使用MODELSIM工具进行时序仿真。实验结果表明,该系统可以满足高精度、高速实时测量的要求。     

基于FPGA的异步流水乘法器设计的教学方案

本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。     

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术，以减少电路中亚稳态出现概率为主要目的．提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较．结果表明该设计大大提高了工作频率和资源利用率。     

基于FPGA的DDR2 SDRAM接口信号完整性设计与验证

对高速DDR2 SDRAM接口信号进行完整性仿真分析,并根据仿真结果得到相应PCB设计规则,最终通过使用FPGA实现了对大容量DDR2 SDRAM的读写控制,板卡验证测试,达到了预期的效果。     

基于FPGA的液晶显示接口设计

为了解决CPU处理速度快,而液晶显示模块处理速度慢的矛盾,提高系统的运行的速度.利用FPGA以及异步FIFO的IP核实现液晶显示接口,在CPU和液晶模块之间建立一个FIFO缓冲区.同时根据液晶模块控制的流程设计了一个有限状态机,对液晶的数据命令信号进行控制,满足液晶模块读写的时序,实现了液晶模块控制命令以及显示数据的正确写入.测试结果表明,整个接口设计实现方式简单,可靠.     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性,减小电路板面积,提出一种基于FPGA的异步串行口IP核设计。该设计使用VHDL硬件描述语言时接收和发送模块在XilinxISE环境下设计与仿真。最后在FPGA上嵌入UARTIP核实现电路的异步串行通信功能。该IP核具有模块化、兼容性和可配置性,可根据需要实现功能的升级、扩充和裁减。     

UART通信的FPGA实现设计

阐述了UART异步串行通信原理，介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块，介绍了用硬件描述语言Verilog来开发UART通信接口电路的FPGA实现。本设计使用Xilinx的FPGA器件，将UART的核心功能嵌入到FPGA内部，不但实现了电路的异步通讯的主要功能，而且使电路更加紧凑、稳定、可靠。     

以嵌入式8051 IP核为时序控制核心的TFT-LCD实时显示控制器

针对便携式仪器仪表对彩屏液晶显示器件依赖性逐渐增强的现状,设计并研制了以Xilinx公司生产的型号为XC3S400的FPGA芯片为硬件核心,以嵌入式8051IP核为时序控制核心的TFT-LCD实时显示控制器。采用FPGA内部的Block RAM资源对内核需要的存储器模块进行初始化配置,采用异步FIFO实现FPGA采集到的高速数据流与IP核处理速度之间的速率匹配。控制器具有较强的通用性,可以适用于多种型号液晶的控制,应用空间广阔。