基于FPGA的通用异步收发器设计

采用Verilog HDL语言作为硬件功能的描述,运用模块化设计方法分别设计了通用异步收发器（UART）的发送模块、接收模块和波特率发生器,并结合现场可编程门阵列（FPGA）的特点,实现了一个可移植的UART模块。该设计不仅实现了串行异步通信的主要功能,而且电路简单,工作稳定、可靠,可以将其灵活地嵌入到各个通信系统中。     

用VHDL设计通用异步接收/发送器

分析了通用异步接收／发送器(UART)的功能特点，采用VHDL作为硬件功能描述方式，并结合现场可编程逻辑门阵列(FPGA)，实现了一个可编程的通用异步接收／发送器UART模块．它完全符合标准的UART通信协议，可以用来连接电脑、微控制器、微处理器、DSP芯片等器件,实现系统的高速串行通信，从而增强系统的通信接口控制能力。     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性.减小电路板面积.提出一种基于FPGA的异步串行口IP核设计.该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真.最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能.该IP核具有模块化、兼容性和可配置性.可根据需要实现功能的升级、扩充和裁减.     

基于FPGA的高速串行通信接口研究

针对主从式结构的高速串行通信需求,设计一种基于现场可编程逻辑阵列(FPGA)的高速串行通信接口方案,由FPGA实现双缓冲先进先出(FIFO)存储器及多通道异步收发器(UART)的扩展等通信接口功能,根据主从控制器间的通信协议完成串行通信软件设计,由ARM控制UART在3.125Mbps波特率下稳定工作,满足了主从控制器之间的高速串行通信要求。     

UART微控制器设计方法及其FPGA实现

为满足FPGA与PC之间的通信需求,提出了一种FPGA的通用异步收发器设计实现方法。在Xilinx ISE 11开发平台上采用Verilog HDL硬件描述语言及其自带的IP CORE,实现了UART精确波特率时钟模块、UART发送模块和UART接收模块。并在ISE环境下进行综合建模仿真,给出各模块的仿真时序图以及综合生成的RTL图。实验通过Xilinx公司的XC2VP30 FPGA开发板对程序进行下载运行调试,与PC进行实时通信,结果表明,UART控制器工作稳定可靠,较好地实现了数据串行通信,达到预期设计要求。     

DSP与PC间高速串口通信的实现

本文主要介绍利用通用异步收发器（UART）16650芯片实现PC机与DSP之间高速串行通讯的方法。并介绍了16650芯片的功能特点、操作模式和内部寄存器。同时给出了它们之间的硬件接口电路，软件初始化以及接收、发送子程序。     

一种基于FPGA的UART电路实现

UART即通用异步收发器，传统上采用多功能的专用集成电路实现。但是在一般的使用中往往不需要完整的UART的功能，比如对于多串口的设备或需要加密通讯的场合使用专用集成电路实现的UART就不是最合适的。本设计使用Xilinx的FPGA器件，只将UART的核心功能嵌入到FPGA内部，不但实现了电路的异步通讯的主要功能，而且使电路更加紧凑、稳定、可靠。     

基于FPGA的UART模块的设计

为了实现计算机与基于FPGA图像处理系统的数据通信,这里用FPGA设计了一款简易通用异步收发器(UART)模块.UART的主要功能是实现数据处理模块与RS 232串行数据接口之间的数据转换,即将送过来的并行数据转换为输出的串行数据流,由数据处理模块传送给计算机,还可以将串行数据转换为并行数据,供数据处理模块使用.为了简化电路设计,减少电路面积,这里省略了UART系统中的奇偶检验模块.     

UART的Verilog HDL实现及计算机辅助调试

由于异步串行通信要求的传输线少,可靠性高,传输距离远,所以系统间互联常采用RS-232接口方式。 通常,RS-232接口均采用硬件(UART专用芯片)方式来实现,本文介绍了如何用可编程器件(CPLD或FPGA)通过设计Verilog HDL语言来实现UART,以及如何通过计算机来进行调试,为RS-232 接口提供了一种新的解决方案。     

基于FPGA实现异步串行通信

为了适应全数字化自动控制更加广泛的应用,采用现场可编程门阵列（FPGA）对异步串行通信控制器（UART）进行多模块的系统设计的方法,使串口通信的集成度更高。对UART系统结构进行了模块化分解,可分为三个模块：FPGA波特率发生器控制模块、FPGA数据发送模块及数据接收模块。采用Verilog语言描述硬件功能,利用Xilinx公司的FPGA芯片,在Xilinx ISE Design Suite 13.4环境下进行设计、编译、综合、下载。采用第三方仿真工具ModelSim进行模拟仿真。     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计

以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍.     

现场总线通信控制器专用芯片FF-H1B设计与验证

针对现场总线通信控制器专用芯片进行了更为深入的研究。在分析原有FF-H1设计不足的基础上，FF-H1B采用DMA加片内异步8kB SRAM的体系结构来实现总线通信功能，同时增加了数据链路层处理功能。通过逻辑功能仿真和FPGA原型测试的方法。设计的正确性得到了充分的验证：实际通信效率测试表明，FF-H1B在功能和性能方面较FF-H1有了很大的提高，将能更好的支持现场总线相关应用。     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性,减小电路板面积,提出一种基于FPGA的异步串行口IP核设计。该设计使用VHDL硬件描述语言时接收和发送模块在XilinxISE环境下设计与仿真。最后在FPGA上嵌入UARTIP核实现电路的异步串行通信功能。该IP核具有模块化、兼容性和可配置性,可根据需要实现功能的升级、扩充和裁减。     

异步FIFO在FPGA与DSP通信中的运用

利用异步FIFO实现FPGA与DSP进行数据通信的方案.FPGA在写时钟的控制下将数据写入FIFO,再与DSP进行握手后,DSP通过EMIFA接口将数据读入.文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电路.经验证,利用异步FIFO的方法,在FPGA与DSP通信中的应用,具有传输速度快、稳定可靠、实现方...     

基于FPGA的异步流水乘法器设计的教学方案

本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。     

基于Multisim10和VHDL的异步串行通信电路的建模及仿真

异步串行通信是广泛使用的通信方式.由于大规模FPGA/CPLD的出现和EDA技术的发展,使得自己设计元器件成为可能,且存在设计周期短、成本低、设计灵活的优点.在Multisim 10软件平台上使用VHDL语言设计异步串行通信电路,并用Multisim建立该电路的模型.仿真实验的结果验证了异步串行通信电路的通信协议、帧格式、波形特性、误码校验以及Multisim的仿真步骤.     

基于FPGA的串口通信电路设计与实现

针对计算机与基于FPGA控制系统需要进行数据通信的需求,采用有限状态机设计了一种串口通信电路。该电路实现了控制系统与计算机之间的通信,包括计算机发送给控制系统的控制命令和参数;控制系统发送到计算机的运行状态信息。使用ISE软件中的嵌入式逻辑分析仪Chipscope对通信电路进行测试,结果表明,该电路工作稳定可靠,能够完成数据传输的功能。