高速可重组16×16乘法器的设计

介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分乘积的符号扩展，采用Wallace Tree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元，整个设计用VHDL语言实现。     

指纹识别专用集成电路中乘法器模块的设计

介绍了一种用于指纹识别专用集成电路(ASIC)的乘法器模块的设计.该乘法器模块能够处理32位的有符号数、无符号数的乘法和乘加运算.电路采用基-4的Booth编码以及改进型压缩器阵列结构.采用提出的迭代和阵列结合的结构算法,可节省芯片面积30%,提高工作频率24%.模块电路在TSMC 0.25 μm工艺上实现.该乘法器模块易于移植到其他数字处理系统.     

采用Booth算法的16×16并行乘法器设计

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。     

基于Booth算法的32位流水线型乘法器设计

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.     

高速可重组16×16乘法器的设计

介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用WallaceTree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

一种FFT蝶形处理器中的乘法器实现

讨论了一种FFT结构中乘法器实现。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用改进的Wallace树型和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。     

32位RISC-V处理器中乘法器的优化设计

针对32位RISC-V"蜂鸟E203"处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径...     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目，提出了一种压缩器混用的Wallace树结构压缩阵列，并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计，有效降低了乘法器的延时和面积。经FPGA仿真验证表明，该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

一种改进的Wallace树型乘法器的设计

本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行改进,提出一种高速的树型乘法器结构。该结构与传统Wallace树型乘法器相比,具有更小的延时、更规整的布局和更规则的布线,使其易于VLSI实现。