IEEE 802.11n LDPC译码的设计与实现

提出了一种针对IEEE 802.11n准循环非规则LDPC译码器VLSI的设计方法.设计使用了交互信息存储器最小化设计策略,交互信息存储器与基矩阵有值点一一对应原则,最大程度减少了存储器的开销.校验节点处理采用了一种层次化偏置的最小项算法来降低复杂度,并选出合适的偏置量来提高译码器性能.采用SMIC 0.13μmCMOS工艺设计并实现了该译码器,在时钟频率为133.3MHz时,最大数据吞吐率为100Mb/s,功耗为73mW.     

无短环不规则QC_LDPC码的快速编码及联合译码

基于不规则部分并行结构设计了一种高吞吐量,低复杂度,码长码率可变且去除四环的低密度奇偶校验LDPC码及其译码结构实现方案,该编码结构可针对不同码长的不规则部分并行结构LDPC码进行扩展,译码器采用缩放最小和定点(Sum-Min)算法实现译码,中间信息节点存储器地址采用格雷码编码,降低动态功耗;采用Xilinx公司的Virtex-5XC5Vt X150T-ff1156FPGA芯片设计了一款码长1 270,码率1 2的不规则部分并行LDPC码的编码器和译码器。综合结果表明:该编码器信息吞吐量为2.52 Gb/s,译码器在10次迭代的情况下信息吞吐率达到44 Mb/s。     

一种多模LDPC译码器的可重构结构

在分析低密度奇偶校验码(LDPC)算法的基础上,根据可重构思想,提出了一种支持12种模式LDPC的可重构结构。调用不同配置参数,重新组合译码器结构,实现可重构译码。利用接收到的移位配置信息,重构不同位宽的数据循环移位网络。采用NMS优化的TDMP算法,降低了系统硬件开销和系统级应用的复杂度,节省了芯片面积。该译码器基于TSMC 0.13 μm CMOS工艺进行设计。结果表明,该译码器的最大时钟频率达240 MHz,最高吞吐率达1.568 Gbit/s。相比于其他可重构结构的译码器,该译码器的芯片面积更小,支持的模式更多。     

Viterbi译码器的优化设计

Ｖｉｔｅｒｂｉ译码器中的大容量、宽带宽存储器限制了译码器的速度和系统的功耗,合理地组织这个存储器是提高译码器速度,降低系统功耗的关键。从电路系统角度分析了Ｖｉｔｅｒｂｉ译码器的结构,提出了一种优化设计方案。     

一种(5,2,3)网格码CMOS电路模拟译码器

基于后验概率算法,采用CMOS工艺,通过晶体管级的模拟电路设计,构造了完整的(5,2,3)网格码模拟概率译码器.详细分析了部分单元电路的工作原理,并给出了模拟译码器的译码性能.当信噪比大于4.8dB时,对于950KHz的输入信号,输出没有错误.当输入信号为6MHz时,误码率约为10-4,工作速度最大可达20MHz.在5V工作条件下,译码器功耗为2.957mW.模拟结果表明,在速度一定的条件下,与采用数字电路实现的译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级.该文的设计方法也适用于设计Turbo码、LDPC码等的模拟概率译码器,有望在功耗和芯片面积等方面得到良好的改善.     

基于低功耗ASIP的循环缓存的设计

针对ASIP处理器的低功耗设计要求,提出了多段式的循环缓存结构.该结构与原有的循环缓存结构相比,提高了缓存存储器的利用率.本设计通过减少对主存储器的读操作和缓存存储器的写操作的方式来降低程序存储器的功耗.在SMIC的0.13μm工艺条件下,将该结构应用于助听器处理器中,并进行功耗验证.分析表明,该方法以较小的面积开销,最高可将存储器的功耗降低大约50%,有效的降低程序存储器的功耗.     

LDPC码的全并行概率译码

针对LDPC码和积译码算法运算量大、电路实现复杂度高,介绍一种新的LDPC译码实现结构——概率译码器。该结构结合随机运算思想,运算量大幅降低,电路布线实现压力减小,吞吐量显著提高,针对该算法的内部路由可能出现的死锁问题引入了边存储器（EM,Edge Memory）概念。在AWGN信道下,对上述方法进行了仿真验证,给出了新方案和旧算法的性能分析比较,结果显示该算法的性能相比传统LDPC译码器有近0.2 dB的性能损失,但译码复杂度得到显著降低。     

一种基于ASIP结构的LDPC译码器芯片设计

针对IEEE 802.11n标准中LDPC码多码率、多码长的特点,提出了一种基于ASIP架构的LDPC译码器设计方案。该译码器采用优化的分层译码算法、11级流水线技术以及基于ASIP结构的微指令技术,实现了4种不同码率、3种不同码长的LDPC译码功能。采用TSMC 0.18 μm CMOS工艺进行物理实现,该译码器芯片面积为3.65 mm²。测试结果表明,该设计满足IEEE 802.11n标准的译码要求。     

高存储效率的MAP译码器网格信息更新实现方法

本文提出一种新型的高存储效率的最大似然译码(MAP)译码器网格信息更新实现方法,该方法可以降低Turbo码译码器状态阵列计算对存储器的需求.利用该实现方法可以使得MAP译码器的前向网格信息和后向网格信息共享同一存储器,而且前向和后向的网格信息更新以及MAP译码产生的外部信息同时进行计算;因此该法可以提高Turbo译码的运算速度、降低存储器开销,进而降低Turbo译码电路实现时的硅片面积.     

DTMB标准中LDPC译码器的优化设计与实现

介绍了一种适用于中国数字电视国标(DTMB)系统的低密度奇偶校验码(LDPC)译码器的新结构.该结构利用分块译码的方法复用相同的资源以达到提高资源利用效率的目的,实验结果表明该结构译码器相比于传统的半并行译码器在资源利用效率上有较大的提高.同时,该结构也可应用于其他LDPC码的译码器上,尤其对码长较长的LDPC码有较好的表现.