Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责撞鄄驻调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-Δ ADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。     

一种高精度Σ-ΔA/D转换器的数字滤波器设计

本文设计并实现了一种适用于高精度Σ-ΔADC的低资源数字滤波器。该滤波器采用多级多采样率结构,由级联梳妆滤波器(CIC)、FIR补偿滤波器以及半带滤波器级联组成。此外,为节约资源,采用乘法器时分复用和CSD编码技术,以降低面积和功耗。基于SIMC 0.18um工艺,对电路进行仿真。仿真结果表明,工作频率6.144MHz,带宽20KHz时,可以实现128倍信号抽取,输出信号信噪比可达16位以上。与同类型抽取滤波器相比,本设计具有高精度、低功耗的优点。     

一种低功耗64倍降采样多级数字抽取滤波器设计

经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持Σ-ΔADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低。将Σ-Δ调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求。     

一种基于宽带信号的抽取滤波器设计

级联积分梳状(CIC)滤波器结构简单,所耗逻辑资源少,广泛用于高速抽取和插值操作,但处理宽带信号的幅频响应不理想,难以满足抗混叠性能。通过分析传统CIC滤波器结构和功率谱密度,改进型滤波器利用锐化级联积分梳状(SCIC)技术提高阻带衰减并加入内插二阶多项式(ISOP)补偿器降低带内容差,同时讨论了现场可编程门阵列(FPGA)实现的硬件结构和寄存器位宽。仿真验证了改进型滤波器具有更好的通、阻带特性。     

DVB-T接收系统中DDC的设计

针对DVB-T接收机的中频数据进行数字下变频(DDC)处理。分析了引入噪声的原因,同时提出解决方案。为了便于ASIC实现,在设计模块时除了考虑功能实现还尽可能做到结构简化。在设计数控振荡器(NCO)时采用了CORDIC算法,在设计抽取滤波器时采用多相结构的半带滤波器级联,通过MATLAB仿真证明该系统能有效消除镜频干扰及噪声影响,恢复出符合系统要求的数据。     

一种宽带、低失真、高过载特性的Sigma-Delta模数转换器结构

提出一种混合Sigma-Delta级联调制器结构.结合传统和低失真结构的优点,包括4级:第一级采用二阶多位低失真结构,后面级联传统的一阶调制器.这种结构可以大大减小由于第一级调制器输入信号过大引起的非线性,同时可以较好地抑制带内噪声,因而非常适用于低过采样率和高精度的转换器设计.仿真结果表明,混合Sigma-Delta级联调制器结构具有高的过载特性、节省功耗和芯片面积等优点,适合宽带宽领域的应用.     

高速∑-ΔDAC中插值滤波器的设计

基于ISO/IEC18000-6C协议设计了一种最高工作频率为48 MHz可用于UHF RFID系统的∑-ΔDAC的插值滤波器。该滤波器采用级联补偿滤波器、半带滤波器和级联积分梳状(CIC)滤波器的系统结构以降低设计复杂度。基于正则符号编码(CSD)技术将前两级滤波器中的乘法运算转化为移位相加以降低功耗和面积。同时,对CIC滤波器进行结构优化,进一步降低功耗。整个设计在MATLAB下完成系统仿真,并经过代码仿真、逻辑综合、布局布线等一系列数字流程。整个滤波器用标准0.18μm CMOS工艺实现,核心芯片面积小于0.52 mm2功耗约为5 mW。经仿真验证,满足性能要求。     

多通道雷达数字接收机技术

针对多通道雷达数字接收机在现代战争中的应用需求,以四通道为例,提出了一种基于FPGA的数字接收机方案,采用多类滤波器级联技术,对系统进行硬件和软件设计,通过控制积分梳状(CIC)滤波器和半带(HB)滤波器,实现覆盖范围为2~8192倍的抽取滤波,最后对系统进行硬件调试及现场测试,并对测试结果进行分析,验证了方案的正确性和可行性。     

一种低功耗可变抽取倍数滤波器组的设计

提出一种以较少的功耗与面积实现可变抽取速率的数字抽取滤波器组.该抽取滤波器组以梳状滤波器、补偿滤波器和半带滤波器三种滤波器级联的形式实现,为减少其功耗和面积,并提出了改进梳状滤波器的结构和电路实现形式以降低滤波器组的功耗和面积,经验证,采用非递归、多相分解的梳状滤波器结构比传统的Hogenaur梳状滤波器结构节省功耗21%,节省面积5%.当变换抽取速率时,可关闭冗余抽取电路的工作,从而进一步节省功耗.     

高倍抽取率的数字下变频设计

数字下变频(Digital Down Converter,DDC)是将高速数据率的中频数字信号下变至低速数据率的中频信号的一门技术,其在卫星通信,移动通信、雷达探测以及广播通信等领域有着极其广泛的应用。本文针对高倍抽取率的数字下变频技术进行研究,提出基于数字混频器、积分梳状(Cascaded Integrator Comb,CIC)滤波器、半带(Half Band,HB)滤波器以及有限长冲激响应(Finite Impulse Response,FIR)补偿滤波器等进行级联实现的640倍抽取率的数字下变频方案。本文提出的方案已经过仿真和硬件验证,具有一定的有效性和可靠性,具有一定的工程实践价值。本文将运用MATLAB、Xilinx ISE和Modelsim SE联合仿真对抽取率达640倍的数字下变频方案进行论述说明。     

12位Sigma-Delta模数转换器的降采样滤波器设计

一种由SNR（信噪比）驱动的滤波器设计,用于12位Sigma-Delta模数转换器。Sigma-Delta模数转换器包括Sigma-Delta调制器和降采样滤波器两部分,首先用Sigma-Delta调制器对信号进行过采样率量化,然后通过降采样滤波器进行数字信号处理,将信号还原到原始采样率并去除量化噪声。和传统的模数转换器相比,Sigma-Delta模数转换器具有采样率高、精度高、面积小等优点。Sigma-Delta模数转换器的滤波器设计有降采样率和滤波性能两个指标要求,该设计方法由SNR驱动并采用了两种滤波器方案,设计结果在MATLAB里进行了仿真,其SNR大于74 dB,达到12位Sigma-Delta模数转换器的要求。     

一种高速连续时问Sigma—DeltaADC设计

在TSMC0．18／zmCMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma—DeltaADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域,它采用三阶RC积分环路滤波结构,提高了可达到的精度。针对环路延时降低系统稳定性的问题,在环路中引入半个采样周期的延时,以此提高调制器的精度;同时采用非回零的DAC结构来减小系统对时钟抖动的敏感度。通过结构的选取和非回零的DAC结构的使用,调制器对时钟抖动有很强的忍受能力。该Sigma—DeltaADC的带宽可以达到5MHz,信噪比可达63．6dB（10位）,整个调制器在1．8V的电压下,功耗仅为32mw。     

14位1.5625MHz的ΣΔA/D中的降采样低通滤波器的设计

介绍了带宽为 70 0kHz ,14 bitΣΔ模数转换器中的降采样低通滤波器的设计。在整个滤波器的设计中 ,从结构上和硬件实现上入手 ,对电路结构进行优化 ,减小电路实现的复杂性 ,从而降低功耗和面积。在此基础上 ,完成了电路设计 ,用 0 .6 μmCMOS工艺综合实现 ,仿真结果显示 ,性能满足设计指标。     

应用于ΣΔADC的抽取滤波器的设计与实现

介绍了一种应用于ΣΔADC的抽取滤波器的设计和电路实现方法.通过对传统设计方法的分析,提出了一种可以节省10%硬件利用率的改进方法,同时提出了一种适用于半带滤波器的串并联结构,与传统的半带滤波器相比能够提高50%的硬件利用效率.在面积、速度和功耗的折衷的情况下,灵活应用CSD、CSE和多相分解结构,在0.18μm下实现了0.59 mm2的16位数字抽取滤波器.该滤波器与不应用串并联结构的滤波器相比能够节省18%左右的芯片面积.     

宽带∑-△A/D转换器中数字抽取滤波器的设计与验证

无线便携式移动设备与宽带intemet接入技术的发展,对∑-△A/D转化器的带宽要求越来越高。文中结合前端5阶宽带乏△调制器,设计了一种降低功耗与面积的数字抽取滤波器,应用于宽带高精度AD转换器中。MATLAB／simulink仿真结果表明,经过数字抽取滤波器滤波后信噪比为97．8dB,通带边界频率为1．8MHz,最小阻带衰减为70dB,通带内波纹0．0025dB,可满足设计要求。∑-△A/D转换器高精度、低功耗的优点,可广泛应用于中特种设备检验检测仪器仪表中。     

A 0.9 V 96 μW Fully Operational Digital Hearing Aid Chip

A 0.9 V 96 muW fully operational low-power digital hearing aid chip is proposed and implemented. An internal status controller is introduced to achieve full operation of the adaptive-SNR analog front end. Dedicated DSP with an additional volume control parameter eliminates any internal overflow and enables the hearing aid to be customized for each individual user. When the input audio band is split into a low band and a high band, the audio signal can be processed coarsely. In addition, fine processing of the high-band signal can be obtained with a low-power automatic gain control (AGC) comprising a digital comparator and a subtraction unit. A heterogeneous Sigma-Delta DAC reduces the power consumption of the interpolation filter without degrading performance by allowing different frequencies between the input signal and the sampling clock of the Sigma-Delta modulator. Compared with a conventional Sigma-Delta DAC, the heterogeneous Sigma-Delta DAC reduces the power dissipation by 40.4% and the area occupation by 40.5%, and it has a reported error rate of only 0.16%. The fabricated chip achieves a 79 dB peak SNR with 4.1 muVrms of input-referred noise voltage. The core area is 2.8 mm x 1.1 mm in a 0.18 mum standard CMOS process.     

高精度低功耗Sigma-Delta调制器的设计

设计了一种应用于音频和传感领域的高精度低功耗的Sigma-Delta调制器。该调制器采用四阶单环一位的CRFF结构,通过开关电容型全差分电路的使用,减小了偶次谐波、衬底以及电源噪声,以及斩波技术的使用,降低了直流失调和低频噪声,达到了提高精度和降低功耗的目的。本设计采用Global foundries 0.18 μm CMOS工艺,电源电压为1.8 V,过采样率为128,采样时钟频率为5.12 MHz。仿真结果表明,该调制器信噪比达100.2 dB,整个调制器的功耗仅为380 μW。     

Fully synthesised decimation filter for delta-sigma A/D converters

Digital decimation filters are used in delta-sigma analogue-to-digital converters to reduce the oversampled data rate to the final Nyquist rate. This paper presents the design and implementation of a fully synthesised digital decimation filter that provides a time-to-market advantage. The filter consists of a cascaded integrator-comb filter and two cascaded half-band FIR filters. A canonical signed-digit representation of the filter coefficients is used to minimise the area and to reduce the hardware complexity of the multiplication arithmetic. Coefficient multiplications are implemented by using shifters and adders. This three-stage decimation filter is fabricated by using 0.25-μm CMOS technology with an active area of 1.36 mm² and shows 4.4 mW power consumption at a clock rate of 2.8224 MHz. Experimental results show that this digital decimation filter is suitable for use in oversampled data converters and can be applied to new processes requiring a fast redesign time. This is possible because the filter does not have process-dependent ROM or RAM circuits.     

Power-Efficient Clock/Data Distribution Technique for Polyphase Comb Filter in Digital Receivers

A power-efficient clock/data distribution technique for the input registers of the polyphase comb decimation filter is presented. A general form of the proposed technique is developed with respect to the decimation factor. Both proposed and conventional comb filters are implemented using Xilinx Spartan3 low-power field-programmable gate array family. The implementation results show that applying the proposed technique reduces the dynamic power consumption of the second- and third-order polyphase comb filters up to 62.87% and 57.6%, respectively, depending on the decimation factor and the number of quantizer bits. For a particular power consumption, a higher input sampling rate can be utilized by applying the proposed technique. Consequently, the signal-to-noise ratio of a second-order $SigmaDelta$ modulator is increased using second- and third-order modified filters by 21.6 and 20.5 dB, respectively, depending on the decimation factor and the number of quantizer bits.      

Σ-Δ型A/D转换器基本原理解析

Σ-Δ型A/D转换器以其独特的优势，广泛应用于转换速率在每秒百千次以下的场景中。其核心Σ-Δ调制器虽然结构简单，但工作原理理解却不易，我们独辟蹊径，从初学者易于理解的角度切入，进行原理阐述，然后回归到实际的结构图，最后给出了Σ-Δ调制器的PSpice仿真验证，解决了初学者理解Σ-Δ型A/D转换器工作原理的难题。