基于以顶层ITO为像素电极设计的产品工艺优化

HADS产品通常使用有机膜材料来减小寄生电容,以实现高像素密度(PPI)显示。本文对如何改善以顶层ITO为像素电极(Pixel Top)设计的有机膜产品的公共电极ITO与数据线间短路(DCS)不良进行了工艺优化研究。首先,通过显微镜、聚焦离子束对HADS有机膜产品DCS不良发生机理进行了分析,进而提出了第一钝化绝缘层刻蚀工序省略、保留第一钝化绝缘层至公共电极与像素电极间第二钝化绝缘层刻蚀时进行"一步刻蚀"的工艺流程变更改善方案。针对新工艺流程验证中TFT栅极过孔处第一钝化绝缘层出现的底切不良,通过调整等离子增强化学气相沉积成膜参数改善第一钝化绝缘层膜质,并选取最优成膜条件进一步调整干法刻蚀参数改善刻蚀形貌,获得了优良的栅极过孔刻蚀坡度角。优化后的"一步刻蚀"工艺进行的TFT基板,其栅极过孔第一钝化绝缘层坡度角小于40°,与栅极绝缘层间无明显刻蚀台阶。量产验证有机膜缺失导致的DCS发生率降为0。通过优化工艺,在降低产品不良率的同时还减少了工艺步骤,提升了产能。     

摩擦Mura机理和设计改善方法

摩擦Mura是ADS型TFT-LCD中一种常见不良,本文主要对摩擦过程中固定位置的Mura进行理论研究和实验测试。摩擦Mura产生原因是TFT基板上的源极线附近的摩擦弱区漏光。从产品设计方面找出影响这种固定位置的摩擦Mura的主要因子为ITO材质、段差、过孔密度。ITO材质为金属材质,摩擦时对摩擦布损伤较大,摩擦方向上ITO越长对摩擦布损伤越大,摩擦Mura越明显。设计时需要尽力保证摩擦方向上ITO长度一致。段差会导致摩擦布经过高低不同区域时产生损伤,设计时需要尽力保证摩擦方向上段差一致。过孔是密度影响,孔径直径(5μm)摩擦布毛直径(11μm),密度越小则摩擦Mura越轻。以15.0FHD产品为例,对周边电路设计位置ITO材质/源极线/过孔密度等膜层进行设计优化,摩擦Mura发生率从5%降至0%,改善效果明显。     

TFT-LCD HADS显示模式下黑白Mura机理研究及设计优化

随着高分辨率TFT-LCD HADS产品的开发,一种与像素ITO图形密切相关、有明暗(黑白)亮度差异、不同视角观察下存在黑白反转现象的Mura不良高发。经过对不良产品的参数测量和模拟分析,确定发生该不良的原因是在邻近区域内,像素开口区内的像素电极ITO(1ITO)图形和公共电极ITO(2ITO)图形发生了不同程度的相对偏移,电场分布存在差异,因此亮度发生明显差异;而且由于图形间的相对偏移导致电极间的电场发生偏移,形成像素左右两侧的一侧为强电场,一侧为弱电场,因而会出现从一侧观察发亮而从另一侧观察发暗、左右视角观察的黑白反转现象。Mura区与相邻OK区1ITO?2ITO对位差异为0.5μm。通过1ITO和2ITO的线宽设计优化,可提高产品对此偏移不均一的容忍度。最终采用最佳1ITO、2ITO线宽条件生产,配合1ITO和2ITO共用设备及TP非线性补正等条件并举,此不良由高发时的14.2%降至0.2%以下。本文研究成果对于高分辨率HADS产品的设计和性能改善,有着重要的指导和参考意义。     

薄膜晶体管透明电极铟锡氧化物雾状不良的分析研究

对FFS-TFT制作工艺中,与氮化硅膜层接触的透明电极ITO发生的雾状不良进行分析研究。通过扫描电子显微镜、宏观/微观显微镜和背光源测试设备对样品进行分析。结果显示接触层的等离子体界面处理对ITO的透过率和膜质特性有较大影响,可导致严重的雾状不良发生和刻蚀工艺中的膜层下端过度刻蚀的问题。通过在透明电极ITO上面沉积微薄的过渡缓冲膜层,并优化界面等离子体处理条件,可以改善雾状不良。     

刻蚀液的调整对Array Mura影响的研究

生产中经常出现常温污渍(Array Mura)不良。针对TFT面板布线细线化及低电阻电极的要求,纯铝工艺迫切需要新型湿法刻蚀液的对应。目前,本文通过对比3种产线中测试的刻蚀液,得出Array Mura的产生主要与纯铝工艺的顶层金属钼的刻蚀后缩进有关,其中测试的刻蚀液C可以有效控制金属钼的缩进至0.1μm以内。控制顶层金属钼缩进的主要原因与刻蚀液C的硝酸浓度和添加剂含量有关,通过控制药液进而控制了刻蚀过程内的电化学反应,最终使得Array Mura得到了有效的改善,后续无相关不良发生。采用刻蚀液C刻蚀后线宽、坡度角等相关刻蚀参数均满足要求,目前已经导入量产使用。     

网状斑点不良分析研究

针对网状斑点(Emboss Mura)不良现象进行系统研究,确定不良发生的机理,并找到有效的改善措施。首先通过半导体参数测试设备和改变电压、频率等方法测试Mura电学特性,然后采用扫描电子显微镜、椭偏仪对栅极绝缘层进行测量,最后采用扫描电子显微镜、X射线电子能谱对玻璃基板背面Mura形貌和成分进行测试,对Mura产生的原因提出合理的解释,并给出有效的改善措施。结果表明,Emboss Mura是干刻反应腔下部电极的阵列凸起划伤玻璃基板背面和凸起碎屑粘附在划伤处形成的。通过更改电极凸起的形状、结构、材质以及下部电极清洁方式、优化电极温度、增加PI膜厚等方式可以极大降低不良的发生率。     

过孔刻蚀工艺优化对过孔尺寸减小的研究

为了适应TFT-LCD小型化与窄边框化以及在面板布线精细化的趋势,提高工艺设计富裕量以及增加面板的实际利用率,之前做过钝化层沉积工艺优化来减小液晶面板阵列工艺中连接像素电极与漏极的过孔尺寸的研究。本文在此基础上进行过孔刻蚀工艺的优化,从而最终达到进一步减小过孔尺寸实现TFT-LCD小型化与窄边框化的趋势。通过设计实验考察了影响过孔大小刻蚀主要影响因素(功率、压强、气体比率、刻蚀速率选择比)。实验结果表明,在薄膜沉积优化的基础上可使过孔的尺寸再降低10%~20%。对其进行了良率检测与工艺稳定性评价,最终获得了过孔尺寸减小的方案,并成功导入到产品生产中,从而提高了产品品质。     

平板显示器中ITO透明电极制备的研究

利用光刻技术和湿法刻蚀技术制备ITO透明电极,借助视频显微仪和台阶仪观测电极形状和表面形貌.比较了不同溶液的刻蚀效果,指出采用盐酸加三氯化铁溶液刻蚀效果最佳,分别讨论了HCl含量和ReCl3含量变化对ITO膜刻蚀速率的影响.最后指出在25士2℃的环境下,刻蚀液HCl、H20和FeCl3·6H2O的配比满足3 L:1 L:(20～30 g)时,ITO膜的刻蚀速率能达到1 nm/s,所制备的透明电极边缘整齐无钻蚀,适合于制备平板显示器中的透明精细电极.     

PCI结构TFT-LCD产品竖Mura不良机理分析及改善研究

针对像素电极与公共电极换位(P-ITO and C-ITO Interchanged,PCI)结构薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display,TFT-LCD)产品中出现的一种竖Mura,结合生产工艺的实际情况,本文运用关键尺寸(Critical Dimension,CD)、EPM(Electrical Properties Measurement)、SEM(Scanning Electron Microscope,扫描电子显微镜)等检测设备,进行了大量的实验测试、数据处理和理论分析工作。通过测量Cell Gap、膜厚、CD、Overlay等特性参数,进行产品设计对比、光效模拟和Lens恶化实验,发现该不良与PCI结构的特殊性有关。其产生的根本原因是不良区域内两层ITO之间左右非交叠区域CD差异造成电场分布异常导致液晶偏转角度异常,最终导致屏幕亮暗不均。通过改变ITO对位方式提高两层ITO之间左右非交叠区域的均一性,有效地降低了不良的发生率(从26%下降到0.1%以内)。     

ADS液晶面板划痕Mura研究

手指滑动ADS(Advanced Super Dimension Switch)液晶面板的L255画面时,由于按压导致的液晶分子形变和电场作用,滑动位置亮度会降低,表现为留下发暗的按压的痕迹。如果该痕迹在按压5 s后不能恢复,我们称之为划痕Mura(Trace Mura)。本文通过对比5种不同像素设计的液晶面板的滑动按压实验的结果,得到了像素电极设计、驱动电压对Trace Mura的影响;进一步模拟分析液晶分子状态,得到判断不同像素设计的Trace Mura风险的模拟方法。主要结论如下首先,像素电极尾部设计对于Trace Mura改善方面,弧角设计优于切角设计,切角设计优于开口设计;像素电极间距(Space)越小,Trace Mura风险越小。其次,Trace Mura需要在高灰阶电压下按压划动液晶面板才能发生;而发生Trace Mura的液晶面板,可以通过降低液晶面板的电压灰阶来消除按压痕迹。最后,对比液晶分子状态模拟结果,确认在电极末端的液晶分子方位角会发生突变(即向相反方向偏转),模拟的突变角度在-15°以上,预测有Trace Mura风险。     

TFT-LCD制造工艺中金属或金属复合膜层坡度角的研究

在薄膜晶体管液晶显示器(TFT-LCD)面板制程中,Gate层(栅极)电路和SD层(源极)电路根据产品电阻等要求可以使用纯金属膜层,如钼、铜等金属膜层,也可以使用金属复合膜层,如铝钼、铝钕钼、钼铝钼等金属复合膜层。当使用不同金属或金属复合膜层作为Gate、SD电路时,应当对应不同的刻蚀液。但在实际生产时,往往是一种刻蚀液同时对应金属膜层或金属复合膜层。由于钼金属膜层的Etch Rate(刻蚀速率)大于铝钼等金属复合膜层Etch Rate,所以当铝钼等金属复合膜层刻蚀完成后对应坡度角有时会存在异常,如膜层角度较大(80～90°)、顶层金属钼发生尖角或缩进等现象,产生宏观不良及进行后工序时会产生相应的光学不良或导致后层物质残留,影响产品品质。本文针对金属膜层或金属复合膜层坡度角进行影响因素分析,主要受刻蚀工序及曝光工序影响。通过对刻蚀液浓度调整、温度调整、刻蚀方式调整及曝光工序等调整减少金属钼发生尖角、缩进几率,将金属膜层坡度角控制在60°左右及金属复合膜层坡度角控制在50°左右,从而降低不良的发生率,提高产品品质。     

Si的化学自停止腐蚀方法的研究

本文介绍了两种化学自停止腐蚀Ｓｉ的方法和原理，并将它与电化学自停止腐蚀作了简要比较。     

刻蚀设备在太阳能晶硅电池刻蚀工艺中的应用

介绍了激光划线设备在太阳能电池中的应用。与传统等离子体刻蚀设备对比,从设备结构,工艺原理,试验测试等方面做了深入的分析,并从理论角度分析得出激光刻蚀具备效率损失小,能够提高电池片的转换效率的优点,同时用实验验证了激光划片设备具有优异的刻蚀效果,对提升电池片效率的贡献。     

A comprehensive study of various etch processes for the removal of silicide-block-film in submicron CMOS technologies

The removal of silicide-block-film is crucial for device stability, reliability and subsequent silicide formation. In this paper, various silicide block etch processes, i.e. dry and wet etch, were studied and compared. Possible plasma charging damage during dry etch might caused unstable PMOS threshold voltage (V_th) during H₂ annealing. The impacts of the plasma-process-induced-damage (PPID), including V_th shift, its channel length dependency, and its thermal stability were investigated. The PPID can be eliminated by reducing bias power and magnetic field, while sacrificing etch rate (ER) and equipment throughput. The main advantages of wet etch are immunity from PPID, and little surface damage resulting in uniform silicide formation. However, it also has disadvantages: buffered oxide etchant (BOE) leads to the appearance of poly pinholes, and diluted hydrofluoric acid (DHF) peels the photoresist (PR) off. Therefore, wet etch can only be used in the situation of short etching time such as the combined dry and wet etch.     

Back channel etch chemistry of advanced a-Si:H TFTs

We report on the effects of back channel etch depth and etchant chemistry on the electrical characteristics of inverted staggered advanced amorphous silicon thin-film transistors. We found that the optimum amorphous silicon film thickness in the channel is about 800-1100 Å. Three dry etch, HBr + Cl₂, C₂F₆, and CCl₂F₂ + O₂, and one wet etch, KOH, chemistries are used for the back channel etch processing. We established that dry etch can be used for the back channel etch of amorphous silicon transistor without degrading its electrical characteristics.     

Plasma etching of different polydimethylsiloxane elastomers, effects from process parameters and elastomer composition

Plasma etching of three different polydimethylsiloxane elastomers has been studied. One elastomer was a commercially available kit (Sylgard-184) and the other two were made by mixing individual components. The etching was done in a multi-wafer tool. The process gas used in the etching was a mixture of SF₆ and O₂. The etch rate was measured as a function of pressure for all three materials at the centre and the edge of the etched structures. It was found that fillers in the elastomer reduces the etch rate but has little effect on the shape of the etched surface. Second, it was found that excess of chain ends in the elastomer gives larger changes in the shape of the etched surface, as pressure changes. Third, it was found that loading (reduction of etch rate) is significant in the presence of dummy silicon wafers compared to glass wafers.     

InSb红外焦平面器件台面刻蚀工艺研究

传统的湿法腐蚀工艺由于各向同性的特点,象元钻蚀严重,导致器件占空比下降,限制了锑化铟大面阵红外焦平面的发展。基于电感耦合等离子体(ICP)刻蚀技术,以BCl3/Ar为刻蚀气体,研究了不同气体配比、工作压力、RF功率对刻蚀效果的影响,获得了适用于锑化铟焦平面制备工艺的干法刻蚀技术。     

用于LDD和SST的SiO2边墙干法腐蚀工艺研究

本文从干法腐蚀角度出发,首先从数学上分析了多晶硅角度,SiO_2边墙的宽度和高度,衬底损失与各工艺参数间的关系,指出边墙的宽度和高度分别取决于多晶硅的角度和过腐蚀量。在Tegal1512e设备上,采用Cl_2、SF_6、N_2混合气体,开发了多晶硅干法腐蚀工艺,讨论了LDD的正胶掩膜及SST的SiO_2掩膜对工艺的不同影响。SEM分析发现了SF_6气体腐蚀的各向同性。在Tegal903e设备上,采用CHF_3、SF_6、He混合气体,开发了SiO_2边墙干法腐蚀工艺,研究了腐蚀的各向异性,辐射损伤,选择比,均匀性及重复性的控制方法。取得的工艺结果为,腐蚀速率(?)_(sio_2)≈400nm/min,均匀性U≤±5％,选择比S_(f8)>10,工序能力指数C_p>1。     

HgCdTe焦平面探测阵列干法技术的刻蚀速率研究

首次报道了HgCdTe焦平面探测器微台面列阵成形工艺的干法技术有关刻蚀速率的一些研究结果。从HgCdTe外延材料的特点出发,详细分析了其干法刻蚀适用的R IE(Reactive Ion Etching)设备、刻蚀原理以及刻蚀速率的影响因素。采用ICP ( Inductively Coup led Plasma)增强型R IE技术,研究了一种标准刻蚀条件的微负载效应( etch lag)对刻蚀速率的影响,以及刻蚀非线性问题,并获得刻蚀速率随时间的关系。     

InSb的电感耦合等离子体刻蚀技术研究

随着InSb红外焦平面探测器的发展,焦平面阵列规模越来越大,像元面积越来越小.湿法刻蚀因其各向同性的特点,导致像元钻蚀严重,越来越难满足大规格InSb焦平面器件的要求.研究了以Ar/CH4/H2作为刻蚀气体,利用电感耦合等离子体(ICP)刻蚀大规格InSb晶片的初步研究结果,研究不同RF功率、腔体压力和Ar的含量对刻蚀速率、表面形貌的影响及InSb表面残留聚合物的去除方法.