基于AES算法的加密模块设计

文中介绍了高级加密算法(AES)的基本原理,并给出了基于AES算法硬件加密模块设计方案.通过Modelsim6.le对其进行仿真实现,仿真结果表明,该加密模块能够很好的实现AES算法.     

AES加密算法在AP中的设计和实现

随着无线局域网(WLAN)的发展,其信息的安全也越来越受重视.AES作为无线局域网通信协议的核心加密算法,如何用硬件实现并应用在通信产品中尤为重要.文中在概述了AES(高级加密标准)算法基本原理的基础上,以FPGA为硬件平台,Altera公司的Quartus Ⅱ为工具,设计了AES加密算法在Ap(Access Point)中的硬件实现.实现了AES加密解密电路的顺序循环方式和两级流水线方式设计,并对这两种实现方式进行了比较.结果表明采用流水线方式设计虽然增加了资源消耗,但是明显的提高了速度.     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

嵌入式AES加密存储器的硬件实现

本设计主要介绍一种基于FPGA的AES硬件加密系统,实现电子数据的加密及存储。文中详细说明了AES加密算法的FPGA架构,AES核心算法的接口时序设计,AES加密存储器的硬件设计以及算法验证。硬件加密较之软件加密有实时性高、数据量大以及性能好的特点。FPGA开发周期短的特点与AES灵敏性好、实现效率高、安全性能高的优势相辅相成,为需要保密的电子数据提供更加可靠的保证。     

基于AES算法的WLAN安全机制分析

高级加密标准(AES)加密算法Rijndael采用对称的块加密技术,提供比WEP/TKIP中RC4算法更高的加密性能,它将成为取代WEP的新一代的加密技术,为无线网络带来更强大的安全防护.文章主要讲述了AES加密算法,在分支编码本(OCB)模式下的AES加密机制原理,AES算法在WLAN中的应用,以及现有的一些针对AES算法的攻击方法.     

高级加密标准AES在JCE加密构架下的实现

为了解决DES等旧的加密算法已经走向衰落的情况,分析了高级加密标准(AES),AES是美国国家标准和技术研究所(NIST)选定的一种高强度加密算法.文中探讨了将椭圆曲线加密(ECC)和AES混合的加密方法,并说明了加密流程.进一步在JCE框架下实现了对AES加密算法的Java安全结构扩展.最后,总结了该方法的优点.     

基于FPGA的高级加密标准AES设计与实现

确保网络与通信安全的最重要的工具就是加密,对称加密中又以AES加密算法最为重要,目前已成为标准,研究AES加密算法对于防范信息安全泄密具有重要意义。本文对AES加密算法做简单的介绍,并利用硬件描述语言进行设计,设计采用流水线的思想,AES-128算法共有10轮,在每一轮之间都插入流水线寄存器,提高系统工作频率,最终下载到FPGA芯片CycloneIII系列的EP3C120F484I7器件中,经验证功能正确。     

基于FPGA加密芯片的DPA实现与防御研究

差分功耗分析是破解AES密码算法最为有效的一种攻击技术,为了防范这种攻击技术本文基于FPGA搭建实验平台实现了对AES加密算法的DPA攻击,在此基础上通过掩码技术对AES加密算法进行优化与改进。通过实验证明改进后的AES算法能有效的防范DPA的攻击。     

AES加密算法在远程控制系统中的应用

在远程控制系统中,大量的数据以明文形式传输。为了解决远程控制系统中的数据安全问题,需要对数据进行加密之后再传输。分析了数据加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。讨论了AES加密算法的结构和几种变换的过程,并根据实际应用设计了加密/解密模块的软件和硬件实现。采用C++语言实现可传输加密数据的上位机客户端和远程服务器,通过以太网和远程服务器控制单片机,单片机接收指令并通过硬件解密指令执行指令。实验结果表明,此实现方法较好地消除了安全隐患,同时又易于实现,为AES算法在嵌入式中的应用提供参考。     

一种新的AES算法的FPGA实现方法研究

文章主要讨论了高级加密标准(AES)算法在主频较低情况下的硬件实现.根据AES算法的结构特点和硬件实现的具体原理,提出了一种AES算法的硬件实现方法.该方法采用在单个时钟周期内执行多轮加密的策略,并使用流水线,做到了兼顾加密的速度和较低的时钟频率.最后,与现有的方法进行了分析比较.     

基于FPGA的AES算法芯片设计实现

高级加密标准(AES)集安全性、高效性、灵活性于一身,研究其硬件实现具有很重要的应用价值.本文针对AES分组密码算法的结构特点,讨论了AES算法FPGA实现的优势,重点分析了加/脱密模块的实现方案,最后给出在Quartus Ⅱ下的仿真实验结果.     

A new methodology to implement the AES algorithm using partial and dynamic reconfiguration

Wireless networks are very widespread nowadays, so secure and fast cryptographic algorithms are needed. The most widely used security technology in wireless computer networks is WPA2, which employs the AES algorithm, a powerful and robust cryptographic algorithm. In order not to degrade the Quality of Service (QoS) of these networks, the encryption speed is very important, for which reason we have implemented the AES algorithm in an FPGA, taking advantage of the hardware characteristics and the software-like flexibility of these devices. In this paper, we propose our own methodology for doing an FPGA-based AES implementation. This methodology combines the use of three hardware languages (Handel-C, VHDL and JBits) with partial and dynamic reconfiguration, and a pipelined and parallel implementation. The same design methodology could be extended to other cryptographic algorithms. Thanks to all these improvements our pipelined and parallel implementation reaches a very high throughput (24.922 Gb/s) and the best efficiency (throughput/area ratio) of all the related works found in the literature (6.97 Mb/s per slice).     

基于结构共享和多级流水线的AES算法硬件实现

针对AES算法,提出了一种新颖的AES算法的硬件实现.与传统的硬件实现方法不同,首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积;其次在字节代换中采用了复合域中的运算,使得不可减小的时间延迟变得最小;最后通过仔细分析电路中各部分的时间延迟,采用8级流水线结构,最大程度地提高了数据处理的速度.文中提出的硬件结构适用于芯片面积资源紧张、芯片处理速度要求较快的场合.     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

GPON中AES算法的FPGA实现

介绍了AES算法的计数器工作模式及计算步骤；通过分析传统AES算法硬件实现的缺点，提出了一种能充分利用流水线、更高效及更适合于高速网络中使用的AES算法FPGA实现思路；并给出了综合结果以及与传统实现方法综合结果的进行了比较。     

一种基于FPGA的群路信号数字分路实现结构

研究了一种基于FPGA实现的群路信号数字分路实现结构。文中对分路算法进行数学推导,然后给出了FPGA实现结构,并在硬件平台上进行了验证。其结果表明,该结构能有效降低FPGA的硬件资源消耗,在全数字群解调器中有着良好地应用前景。     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

High-speed VLSI architectures for the AES algorithm

This paper presents novel high-speed architectures for the hardware implementation of the Advanced Encryption Standard (AES) algorithm. Unlike previous works which rely on look-up tables to implement the SubBytes and InvSubBytes transformations of the AES algorithm, the proposed design employs combinational logic only. As a direct consequence, the unbreakable delay incurred by look-up tables in the conventional approaches is eliminated, and the advantage of subpipelining can be further explored. Furthermore, composite field arithmetic is employed to reduce the area requirements, and different implementations for the inversion in subfield GF(2/sup 4/) are compared. In addition, an efficient key expansion architecture suitable for the subpipelined round units is also presented. Using the proposed architecture, a fully subpipelined encryptor with 7 substages in each round unit can achieve a throughput of 21.56 Gbps on a Xilinx XCV1000 e-8 bg560 device in non-feedback modes, which is faster and is 79% more efficient in terms of equivalent throughput/slice than the fastest previous FPGA implementation known to date.