单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。     

一种应用于调频接收机，使用低噪声滤波器和量化噪声抑制技术的ΔΣ分数型频率综合器

本文提出一种应用于调频接收机的ΔΣ 分数型频率综合器,该设计采用130nm CMOS 工艺流片。该设计集成了一种占据较小芯片面积,并可以有效降低输出噪声的低噪声滤波器。同时,采用了通过减小分频器步长所实现的量化噪声抑制技术。该频率合成器不需要使用片外元器件,占用0.7 mm2的面积。测试结果表明,环路带宽为200 kHz的情况下,从10 kHz到100 kHz频偏处的带内相位噪声低于-108 dBc/Hz,1 MHz频偏处的带外相位噪声达到-122.9 dBc/Hz。量化噪声抑制技术使带内和带外相位噪声分别降低15dB和7dB。积分均方相位误差小于0.48°。整个频率综合器消耗7.4mW的功耗,频率精度小于1 Hz。     

一种高稳频型射频振荡器的设计

基于反馈式正弦波振荡器原理,设计出一款适合于UHF波段的高稳频型射频振荡器,本设计使用了高Q值选频技术,利用回路的谐振特性设计出多级的选频结构。振荡器输出频率范围：400 MHz~720 MHz,输出带宽大于300 MHz,属宽带射频振荡器。测试结果表明,在可用频段范围内,振荡器输出增益波动低于1 dB,输入驻波比VSWR<1.5 dB,输出驻波比VSWR<1.7 dB;中心频率f0=510 MHz时：频偏Δf=1 kHz处,相位噪声PN=-77.9 dBc/Hz;频偏Δf=10 kHz处,相位噪声PN=-95.8 dBc/Hz;频偏Δf=100 kHz处,相位噪声PN=-140.3 dBc/Hz;当频偏继续增加时,相位噪声呈指数下降。本设计可满足电视系统、无线对讲机系统、无线遥控系统等多种主流射频领域的应用要求。     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

一种4.224GHz正交压控振荡器的设计

设计了一种应用于MB-OFDM UWB射频频率综合器的工作于4.224GHz的正交压控振荡器(QVCO),并采用0.18μm RF-CMOS工艺进行了设计实现.该Qvco通过改进结构能够得到更好的相位噪声.通过改变MOS变容管的接入方法实现了更好的压控增益线性度,并采用了新的低寄生电容、低导通电阻的数控电容阵列结构来补偿工艺变化带来的频率变化.测试结果表明,该QV-CO在4.224GHz附近的100kHz频偏处的相位噪声为-90.4dBc/Hz,1MHz频偏处的相位噪声为-116.7dBc/Hz,整个QVCO电路功耗为10.55mW,电源电压为1.8V.     

一种4.224GHz正交压控振荡器的设计

设计了一种应用于MB-OFDM UWB射频频率综合器的工作于4.224GHz的正交压控振荡器(QVCO),并采用0.18μm RF-CMOS工艺进行了设计实现.该Qvco通过改进结构能够得到更好的相位噪声.通过改变MOS变容管的接入方法实现了更好的压控增益线性度,并采用了新的低寄生电容、低导通电阻的数控电容阵列结构来补偿工艺变化带来的频率变化.测试结果表明,该QV-CO在4.224GHz附近的100kHz频偏处的相位噪声为-90.4dBc/Hz,1MHz频偏处的相位噪声为-116.7dBc/Hz,整个QVCO电路功耗为10.55mW,电源电压为1.8V.     

一种超高频RFID阅读器中的双环锁相环

采用GF 130 nm CMOS工艺,设计了一种低功耗低噪声的电荷泵型双环锁相环,该锁相环可应用于符合国际及中国标准的超高频射频识别阅读器芯片。通过对双环锁相环在带宽和工作频率上的合理设置,以及对压控振荡器中变容二极管偏置电阻及电荷泵中参考杂散的理论分析和优化设计,改进了锁相环电路功耗和噪声性能。仿真结果表明,该锁相环在输出工作频率范围为840~960 MHz时,功耗为31.21 mW,在距中心频率840.125 MHz频偏100 kHz处的相位噪声为 -108.5 dBc/Hz,频偏1 MHz处的相位噪声为 -132.3 dBc/Hz。与同类锁相环相比较,本文电路在噪声和功耗方面具有一定优势。     

单片CMOS UHF RFID阅读器中低噪声LC VCO的设计

设计了一种应用于单片CMOS超高频射频识别阅读器中的低功耗、低相位噪声LC VCO。根据超高频射频识别阅读器的系统架构和协议要求,对本振相位噪声要求做出详细讨论;采用LC滤波器和低压差调压器分别对尾电流源噪声和电源噪声进行抑制,提高了VCO相位噪声性能。电路采用IBM 0.18μm RF CMOS工艺实现,电源电压3.3 V时,偏置电流为4.5 mA,中心频率为1.8 GHz,在频偏1 MHz处,相位噪声为-136.25 dBc/Hz,调谐范围为30%。     

A fractional-N frequency synthesizer for single-chip UHF RFID reader

A novel fractional-N frequency synthesizer which is based on delta sigma modulator (DSM) and specialized for single-chip UHF 860-to-960 MHz band radio frequency identification (RFID) reader is proposed in this paper. The fractional-N synthesizer is implemented in 0.18 μm CMOS process. The phase noise of the fractional-N synthesizer is approximately ?109 and ?129 dBc/Hz at 200 kHz and 1 MHz offset from 900 MHz operating frequency while drawing 9.6 mA from 1.8 V power supply. The synthesizer is evaluated by implementing it in a direct conversion RF front-end. The front-end features a noise figure of 3.5 dB and an input-referred third-order intercept point of 5 dBm.     

全集成低噪声CMOS宽带分数分频频率综合器

设计了一款应用于CMMB数字电视广播接收的全集成低噪声宽带频率综合器。采用三阶ΣΔ调制器小数分频器完成高精度的频率输出,使用仅一个低相位噪声的宽带VCO输出频率范围覆盖900~1 600 MHz,产生的本振信号覆盖UHF的数字电视频段(470~790 MHz)。设计中的频率综合器能在所有的频道下保证环路的稳定以及最小的环路性能偏差。测试结果表明,整个频率综合器的带内相位噪声小于-85 dBc/Hz,并且带外相位噪声在1MHz时均小于-121 dBc/Hz,总的频率综合器锁定时间小于300μs。设计在UMC 0.18μm RFCMOS工艺下实现,芯片面积小于0.6 mm2,在1.8 V电源电压的测试条件下,总功耗小于22 mW。     

A low-spurious fast-hopping MB-OFDM UWB synthesizer

A frequency synthesizer for the ultra-wide band(UWB)group # 1 is proposed.The synthesizer uses a phase locked loop(PLL)and single-sideband(SSB)mixers to generate the three center frequencies of the first band group by mixing 4224 MHz with ±264 MHz and 792 MHz,respectively.A novel multi-QSSB mixer is designed to combine the function of frequency selection and frequency conversion for low power and high linearity.The synthesizer is fabricated in Jazz 0.18-μm RF CMOS technology.The measured reference spur is as low as-69 dBc and the maximum spur is the LO leakage of-32 dBc.A low phase noise of-110 dBc/Hz @ 1 MHz offset and an integrated phase noise of 1.86°are achieved.The hopping time between different bands is less than 1.8 ns.The synthesizer consumes 30 mA from a1.8 V supply.     

A 1-V 9.7-mW CMOS Frequency Synthesizer for IEEE 802.11a Transceivers

A 1-V CMOS frequency synthesizer is proposed for wireless local area network 802.11a transceivers using a novel transformer-feedback voltage-controlled oscillator (VCO) for low voltage and a stacked frequency divider for low power. Implemented in a 0.18-mum CMOS process and operated at 1-V supply, the VCO measures a phase noise of -140.5 dBc at an offset of 20 MHz with a center frequency of 4.26 GHz and a power consumption of 5.17 mW. Its tuning range is as wide as 920 MHz (23%). By integrating the VCO into a frequency synthesizer, a phase noise of -140.1 dBc/Hz at an offset of 20 MHz is measured at a center frequency of 4.26 GHz. Its output frequency can be changed from 4.112 to 4.352 GHz by switching the 3-bit modulus of the programmable divider. The synthesizer consumes only 9.7 mW and occupies a chip area of 1.28 mm².     

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

A 8.75-11.2-GHz,low phase noise fractional-N synthesizer for 802.11a/b/g zero-IF transceiver

An ultra broadband fractional-N frequency synthesizer for 802.11a/b/g zero-IF transceiver application is presented.The mathematical models for the behavior of the synthesizer’s spur and phase noise are analyzed,and the optimization methodology is proposed.Measurement results exhibits that the frequency synthesizer’s integrated phase noise is less than 1°(1 kHz to 100 MHz)with a 4.375 GHz carrier(after divide-by-2),and the reference frequency spur is below-60 dBc operating with a 33 MHz reference clock.The frequency synthesizer is fabricated on a standard 0.13μm RF CMOS process and consumes 39.6 mW from a 1.2 V supply voltage.     

一种UHF频段小数分频频率综合器设计与实现

基于130 nm CMOS工艺设计了一款特高频(UHF)频段的锁相环型小数分频频率综合器.电感电容式压控振荡器(LC VCO)片外调谐电感总值为2 nH时,其输出频率范围为1.06～1.24 GHz,调节调谐电感拓宽了频率输出范围,并利用开关电容阵列减小了压控振荡器的增益.使用电荷泵补偿电流优化了频率综合器的线性度与带内相位噪声.此外对电荷泵进行适当改进,确保了环路的稳定.测试结果表明,通过调节电荷泵补偿电流,频率综合器的带内相位噪声可优化3 dB以上,中心频率为1.12 GHz时,在1 kHz频偏处的带内相位噪声和1 MHz频偏处的带外相位噪声分别为-92.3和-120.9 dBc/Hz.最小频率分辨率为3 Hz,功耗为19.2 mW.