一种NAND型三维多层1TXR阻变存储器设计

随着存储器市场逐渐受消费电子的驱动,对高密度低成本的存储需求正在不断增加.阻变存储器正在成为新型非挥发存储器的研究热点.提出一种适用于未来高密度应用的与非(NAND)型共享选通管的三维多层1TXR阻变存储器概念.在0.13 μm工艺下,以一个使用8层金属堆叠的1T64R结构为例,其存储密度比传统的单层1T1R结构高500%.提出了相关的读写操作方法来防止由漏电流造成的误写和误读并且降低功耗.     

磁场增强Nb∶SrTiO_3/ZnO异质结的整流特性

采用磁控溅射法外延生长(100)Nb∶SrTiO_3/(110)ZnO异质结。施加磁场前、后均观测到典型的整流特性,但施加磁场后的整流效应显著增强。通过高频和低频时的电容,得到施加磁场导致界面态密度从3.8×10~(12)eV~(-1) cm~(-2)增加到8.2×10~(12)eV~(-1)cm~(-2)。此外,在-1~1T范围内Nb∶SrTiO_3/ZnO异质结呈现出了抗磁背景下的强铁磁特性。因此磁场致整流效应增强可归结为界面态密度的增加。     

一种抑制选通器耐受性退化的两步写入方法

为了抑制选通-阻变(1S1R)交叉结构阵列在写操作过程中存在的选通器耐受性退化,对施加不同脉冲幅值和宽度的写入电压时HfO2/Ag纳米点阈值开关选通器件的耐受性退化情况进行了测试和分子动力学模拟.结果 表明,随着写入电压幅值和脉冲宽度的增加,选通器耐受性下降.基于此结果,提出一种将选通器开启过程和阻变存储器写过程分开操作的1S1R阵列两步写入方法来降低写过程中选通器上的分压,抑制选通器耐受性的退化.仿真和测试结果表明,相较于一步写操作方法,采用两步写入方法后,选通器件耐受性提高了一个数量级.此外,采用两步写入方法后,阵列能耗可降低58％以上,有利于大规模阵列的应用.     

商用0.18μm CMOS工艺抗总剂量辐射性能研究

对国内标准商用0.18μm工艺MOSFET和电路进行总剂量效应研究。其STI隔离区域二氧化硅在总剂量达到50k rad(Si)时,端口3.3 V NMOS晶体管漏电达到了10-9A级,达到100k rad(Si)以上时,内核1.8 V NMOS晶体管出现场区漏电。通过电路总剂量辐照试验,表明NMOS晶体管是薄弱点。需要开发STI场区总剂量加固技术,以满足抗辐射电路研制要求。     

SOI NMOS侧壁晶体管总剂量辐射效应电流模型

针对绝缘体上硅(SOI)NMOS侧壁晶体管的电流特性研究,利用Verilog-A语言建立了一个含有漏致势垒降低(DIBL)效应的侧壁晶体管电流模型。进一步基于SOI NMOS总剂量辐射效应机理将总剂量辐射效应引入该模型。新建立的侧壁晶体管电流模型既保留了侧壁晶体管本身的电流特性,又可以反映总剂量辐射导致的电流变化。将新的侧壁晶体管总剂量模型嵌入商用SOI模型仿真验证的结果表明,该SOI侧壁晶体管总剂量模型在不同漏端偏置电压下的仿真与测试结果高度吻合,可以给电路设计者提供可靠的仿真结果,缩短抗辐射电路开发周期。     

一种低功耗低噪声相关双取样电路的研究

为了尽量在前级消除CMOS图像传感器读出电路中的主要噪声源，本文提出一种低功耗低噪声的相关双取样电路，开关晶体管采用PMOS晶体管代替传统的NMOS晶体管，避免了NMOS管的阈值损失，有效地降低功耗而不减小信号摆幅，降低了1/f噪声。与传统CDS电路相比较，所提出的CDS电路的输出采用对称列选通开关和源跟随晶体管，减少了两个电流源晶体管和一个偏置电源，有效地降低了功耗：同时，现有工艺能制造出性能匹配很好的对称晶体管，有效地消除器件本身由于阈值偏差带来的固定平面噪声。模拟结果表明，在电源电压为3．3V的情况下，像素单元响应动态范围(输出幅值接近电源电压)较宽，像素单元及CDS正常工作时消耗的能量是1．73μW。     

CuxSiyO阻变存储器单粒子和总剂量辐照效应

对CuxSiyO结构的阻变存储器(RRAM)进行了总剂量(TID)以及单粒子辐照(SEE)实验.总剂量实验中,1T1R样品分别接受总剂量为1,2和3 kGy (SiO2)的60Co γ射线辐射.样品中没有出现低阻在辐照后翻转的现象.单粒子辐照实验中,16 kbit RRAM阵列样品分别接受线性能量转移(LET)值最高达75 MeV的4种离子束的辐射.样品中没有出现低阻在辐照后翻转的现象.除一组无翻转外,存储单元的高阻到低阻的翻转率皆在0.06％左右.实验结果证实了RRAM中已经形成的导电通道不会受辐照影响,因此不存在低阻翻转为高阻的现象.     

MOS器件辐照引入的界面态陷阱性质

通过分析总剂量辐照产生的界面陷阱的施主和受主性质 ,用半导体器件模拟软件 Medici模拟了NMOS、PMOS器件加电下辐照后的特性。结果表明 ,对于 NMOSFET,费米能级临近导带 (N沟晶体管反型 )时 ,受主型界面态为负电荷 ,施主型界面态陷阱为中性 ,使界面态陷阱将引起的阈值电压漂移 ;而对 PMOSFET,当费米能级临近价带 (P沟晶体管反型 )时 ,施主型界面态陷阱带正电荷 ,受主型界面态陷阱为中性 ,界面态陷阱将引起负的阈值电压漂移。理论模拟的转移特性与测试结果吻合。文中从器件工艺参数出发 ,初步建立了总剂量电离辐照模型 ,该模型对于评估器件总剂量加固水平提供了一种理论方法     

NMOS晶体管的总剂量辐射效应仿真

分析了MOS晶体管总剂量辐射效应的理论模型,并在此基础上给出了主要作用机理的仿真方法,用Sentaurus TCAD器件仿真软件对不同栅氧厚度的NMOS晶体管辐射前后的电学特性进行了模拟仿真,通过对比研究不同辐射总剂量下NMOS晶体管的I-V特性曲线,得出了NMOS晶体管阈值电压漂移与辐射总剂量的关系。与实验数据进行了对比验证,并准确计算出仿真中理论模型中的修正参数fot和K,使仿真结果和实验结果能够很好地吻合,为CMOS集成电路的总剂量辐射效应的仿真研究提供依据。     

RTD与HBT单片集成研究

设计并研制了共振隧穿二极管(RTD)与异质结双极晶体管(HBT)单片集成负阻逻辑单元。详细介绍了逻辑单元的材料结构及工艺流程的设计过程,得到了较好的负阻特性,其开启电压1V左右,峰谷比大于2∶1。同时建立了负阻逻辑单元的模型,通过Pspice模拟结果表明与实际逻辑单元特性吻合良好。     

NMOS晶体管高剂量率下总剂量辐照特性研究

采用商用标准0.6μm体硅CMOS工艺设计了不同宽长比、不同沟道长度及不同版图结构的非加固型NMOS晶体管作为测试样品.经高剂量60Coγ射线的总剂量辐照实验,讨论其在不同栅源偏置电压下的总剂量辐照特性.研究表明NMOS总剂量效应对辐照时栅源偏置电压敏感;辐照引起阈值电压的漂移随W/L的变化不明显;沟道长度及版图结构对NMOS管辐照后的源漏极间泄漏电流的影响显著.     

应变Si NMOS器件总剂量辐射对单粒子效应的影响

针对应变Si NMOS器件总剂量辐射对单粒子效应的影响机制,采用计算机TCAD仿真进行研究。通过对比实验结果,构建50 nm应变Si NMOS器件的TCAD仿真模型,并使用该模型研究处于截至态(V_ds=1 V)的NMOS器件在总剂量条件下的单粒子效应。实验结果表明,总剂量辐照引入的氧化层陷阱正电荷使得体区电势升高,加剧了NMOS器件的单粒子效应。在2 kGy总剂量辐照下,漏极瞬态电流增加4.88%,而漏极收集电荷增量高达29.15%,表明总剂量辐射对单粒子效应的影响主要体现在漏极收集电荷的大幅增加方面。     

漏及衬底偏压对深亚微米工艺器件总剂量效应的影响

本文对采用0.18?m工艺制造的NMOS器件辐射总剂量效应进行了研究。对晶体管进行了不同剂量的₆₀Co辐射实验,同时测试了辐照前后晶体管电学参数随漏、衬底偏压的变化的规律。采用STI寄生晶体管模型来解释晶体管的关态漏电流及阈值电压漂移性质。3D器件仿真验证了模型的准确性。     

总剂量辐射对0.5μm部分耗尽SOI CMOS器件的影响

介绍了基于SIMOX SOI晶圆的0.5μm PD SOI CMOS器件的抗总剂量辐射性能。通过CMOS晶体管的阈值电压漂移,泄漏电流和32位DSP电路静态电流随总剂量辐射从0增加到500 krad(Si)的变化来表现该工艺技术的抗电离总剂量辐射能力。对于H型(无场区边缘)NMOS晶体管,前栅阈值电压漂移小于0.1 V;对于H型PMOS晶体管,前栅阈值电压漂移小于0.15 V;未发现由辐射引起的显著漏电。32位DSP电路在500 krad(Si)范围内,静态电流小于1 m A。通过实验数据表明,在较高剂量辐射条件下,利用该工艺制造的ASIC电路拥有良好的抗总剂量辐射性能。     

电荷共享对于CMOS逻辑门单粒子瞬态响应的影响

随着CMOS工艺继续缩小,单粒子瞬态脉冲已经成为航天用数字电路的重要故障来源。同时,相邻晶体管之间的电荷共享也随之增加并导致组合电路中单粒子瞬态脉宽缩短,即脉宽抑制效应。之前的文献提出了PMOS到PMOS的脉宽抑制,而本文提出了三种新的脉宽抑制机理(NMOS到PMOS,PMOS到NMOS和NMOS到NMOS),并且通过90纳米三维工艺混合仿真进行了验证。本文的贡献主要有以下三点：1）除了PMOS到PMOS的情况,90纳米工艺下脉宽抑制在PMOS到NMOS和NMOS到NMOS中同样比较明显;2）脉宽抑制效应总体上与粒子入射能量关系较弱,而与粒子入射角度和版图结构(晶体管间距和N阱接触)关系较强。3）紧凑的版图和级联反向单元可以用来促进组合电路中的单粒子瞬态脉宽抑制效应。     

1T1R结构RRAM的故障可测性设计

阻变随机存储器(RRAM)中存在的故障严重影响产品的可靠性和良率.采用精确高效的测试方法能有效缩短工艺优化周期,降低测试成本.基于SMIC 28 nm工艺平台,完成了1T1R结构的1 Mbit RRAM模块的流片.详细分析了测试中的故障响应情况,并定义了一种故障识别表达式.在March算法的基础上,提出针对RRAM故障的有效测试算法,同时设计了可以定位故障的内建自测试(BIST)电路.仿真结果表明,该测试方案具有占用引脚较少、测试周期较短、故障定位准确、故障覆盖率高的优势.     

基于氧化钨的8 Mb高密度阻变存储器设计

设计了一款基于氧化钨的8Mb高密度阻变存储器,采用单晶体管开关、单电阻(1T1R)的存储器单元结构,设计了完整的存储单元、行列译码器、写驱动和灵敏放大器等关键模块。存储器芯片采用HHNEC 0.13μm 1P8M CMOS工艺流片。仿真结果表明,在8F2的高密度存储单元面积下,该存储器可实现准确的数据写入和读出功能。     

采用LD~3工艺和双层金属的59ns256kDRAM

将介绍在80℃和4.5V条件下,RAS之后典型读取时间为59ns的256k NMOS DR-AM(图1)。在测试装置所限制的周期速度为55ns时,得到了图2所示的页面型读出和写入周期。 获得这一性能的一个关键因素是采用三重扩散LD~3 NMOS晶体管结构,即双扩散     

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

Ba(Zn_(1/3)Nb_(2/3))O_3微波介质陶瓷的研究进展

3G移动通信事业的迅速发展对应用于基站的微波介质谐振器陶瓷材料的Q值提出了更高的要求。Ba(Zn1/3Nb2/3)O3微波介质陶瓷材料因为具有很高的Q值、接近于零的τf和适宜的εr而备受关注。介绍了Ba(Zn1/3Nb2/3)O3系列微波介质陶瓷的结构和性能、改性研究、纳米化制备工艺及Ba(Zn1/3Nb2/3)O3-Ba(Co1/3Nb2/3)O3复合技术,以期对该领域其他研究者有所帮助。