基于图着色的事务调度算法的设计

将处理对象抽象转换为事务,对于事务的调度问题提出了基于图着色思想的算法.将事务以及之间的联系建立事务调度模型,同时等价地转化为图着色问题,通过对图中的顶点着色来实现具有冲突的事务的调度.与一般图着色处理方式不同的是,本算法思想采用了对节点进行着色的思想来实现事务调度.基于图着色的算法的设计与实现使多事务多冲突问题得到解决、并且最大程度满足事务执行所需各元素的特殊要求.     

分布式数据库同步中间件系统的设计与研究

针对分布式数据库系统中对等模式下副本一致性的问题,设计了一个基于中间件的数据库同步系统。该系统利用中间件实现数据库同步的目的,通过事务管理模块、冲突检测模块、通信模块、事务执行模块完成事务的捕获、分析以及对冲突事务的检测和处理。实验结果表明,由于冲突在本地得到检测和处理,与两阶段协议(2PL)相比,基于中间件的数据库同步系统降低了事务的响应时间,减少了不必要的通信,提升了系统的性能。     

基于SPARC V8的事务级SoC验证平台设计

针对片上系统SoC架构设计和嵌入式软件开发的需求,采用事务级建模方法使用SystemC完成了基于SPARC V8的事务级SoC验证平台的设计.为降低设计复杂度和提高仿真速度,基于解释-执行技术完成SPARC V8处理器指令精确事务级模型建模,并利用SystemC中的分层通道机制完成AMAB总线、中断控制器、UART、定时器等设备的事务级建模.完成事务级SoC验证平台的构建后,使用测试基准程序组Mibench对该验证平台的功能和仿真速度进行了验证.仿真结果证明了其功能正确,并且仿真速度相对于RTL SoC验证平台有大幅度的提高.     

一种基于移动计算环境的并发控制策略

针对移动计算环境中传统的并发控制机制并不足以支持移动事务执行的问题,提出一种新的事务管理机制以提高移动事务的处理效率.文中着重研究移动事务的并发控制机制,提出了一种基于动态计时器机制的并发控制策略.该策略主要是在锁管理器中添加动态计时器,通过调整事务执行队列以及动态的分配事务执行时间,达到减少事务的重启次数,提高事务提交率的目的.性能测试表明,所提出的并发控制策略能提高移动计算环境下事务的成功率.     

PCI Express总线事务层IP核设计及实现

介绍了第三代输入输出总线PCI Express的事务层组成结构与功能,自顶向下对事务层进行了系统级设计,运用硬件描述语言Verilog HDL对其实现.使用Synopsys VCS进行功能仿真,得出了仿真波形,验证了该设计的正确性,符合PCI Express事务层协议.     

一种支持组合事务的执行语义分析方法

为了保证组合事务应用需求,不可避免引入失败恢复机制,以提供可靠的执行语义.本文提出一种基于向前、向后和替代恢复的综合事务恢复机制的执行语义分析技术,借助Petri网的动态执行推演技术和数据流分析技术,讨论聚合模式执行语义,最终实现组合事务失败恢复行为的无缝添加/删除.通过对旅行预订组合事务实例分析,表明该语义分析方法是可行的.     

一种基于工作流的长事务恢复方法的研究

H.Garcia-Molina等人提出了用于解决长事务问题的Sagas模型,但Sagas模型的事务补偿过程会撤销整个长事务,另外每个子事务都必须具有补偿子事务,这两个缺陷大大影响了Sagas模型的执行效率和适用性.文中提出了一种基于执行历史的层次式的失效恢复算法.该算法动态确定补偿终止点,可有效减小补偿域. 性能分析表明其性能通常优于非层次的失效恢复算法.     

一种硬件事务存储系统中的事务嵌套处理方案

事务存储是一种旨在改善多核处理器可编程性的技术,高效的事务嵌套处理是硬件事务存储系统面临的挑战性问题之一.为了在不显著增加硬件复杂性的前提下实现高效的事务嵌套处理,提出了一种支持有条件部分回滚的事务嵌套处理方案CPR,该方案为各层嵌套事务维护统一的数据集合,通过增加少量硬件状态位以记录各层嵌套事务对数据的读/写状态,实现了满足特定条件时事务进行部分回滚,在不显著增加硬件复杂性的前提下,提高了闭合嵌套模型的处理效率.基于模拟器Simics与多核扩展包GEMS进行了模拟实验和性能评价,结果表明,CPR方案在复杂性显著低于nested LogTM的情况下,获得了与其基本一致的性能,同时性能相对于传统的扁平模型有显著提升.     

一种基于ALU运算单元的译码分配电路设计

本文介绍了一种基于ALU运算单元的译码器分配电路硬件设计,利用verilog硬件描述语言实现整体设计,并利用仿真编译工具对硬件功能进行验证.该译码分配电路实现了对ALU指令行进行逻辑解析,译成各个控制字,控制ALU指令的执行.     

一种支持事务内I/O操作的事务存储系统结构

本文提出了一种支持事务内I/O操作的硬件事务存储系统结构.该系统基于多核处理器结构和已有的cache一致性机制,通过增加事务缓冲区和相关硬软件,实现对事务的支持.事务内I/O操作的实现基于事务提交锁的部分提交以及事务线程的阻塞/唤醒机制,解决了事务内I/O操作所面临的回滚、事务迁移和缓冲区溢出等问题.系统在模拟器中实现,并利用5个测试程序对系统的性能进行了评价分析,结果表明事务程序在系统中的性能相对于锁程序得到提升.     

利用冲突预测方法的高缓组织方案

本文提出了一种直接映象式高速缓存块冲突预测方法,即借助于高缓块的最近替换行为动态预测冲突发生.基于该方法,我们设计了一种高缓结构-冲突预测高缓,主体为一个直接映象式高缓和一个较小的全相联高缓,利用冲突预测表实行高缓块的动态分配.应用于片上数据高缓的SPEC95 仿真结果表明,与16kB直接映象式高缓相比,(8+1)kB冲突预测高缓命中率平均可提高12.2%,与类似结构的高缓(如NTS高缓、PCS高缓等)相比降低了硬件开销,简化了控制机构,易于实现,并且在命中率和总线交通量等性能方面都有所提高.     

G/S模式下Android地理信息浏览器缓存技术研究

为了研究G/S(geographic information browser/ distributed spatial data servers)模式客户端动态聚合服务,提出了一种在Android系统下基于G/S模式的地理信息浏览器缓存技术。利用移动终端硬件与软件技术的发展优势,将缓存结构分为3部分：用于存储显示地图瓦片的显示缓存,用于预存取的预存取缓存和由SQLite数据库管理的外部缓存。测试结果表明,该技术在提高地图瓦片加载速度的同时消除了移动终端在访问空间数据时的网络瓶颈。     

基于SOPC的图像采集及传输系统设计

基于SOPC技术设计了一种软硬件结合的图像采集及传输系统,针对以往缓存在SDRAM中的图像数据对NiosⅡ的不可见性,提出在FPGA上采用SOPC技术实现图像采集、格式转换、图像缓存,通过设计基于DMA的高速缓存IP核,实现NiosⅡ对图像数据的实时、准确读取及传输。实验结果表明,该系统克服了以往缓存在SDRAM中的图像数据对NiosⅡ的不可见性,实现了对任意位置的图像数据准确、高效地读取,有利于扩充各种软件算法。     

一种通用DSP单端口指令Cache设计

在一款采用改进HARVARD总线结构的通用DSP中，通过设置一个小型指令CACHE来缓解流水线上的资源冲突。它采用两路组相连结构，仅在流水线上发生资源冲突时才会被访问。出于减小CACHE的面积和功耗考虑，该CACHE采用了单地址端口的设计，也就意味着在同一时钟周期内，CACHE只能完成一次读或写的操作。当读写请求同时发生的时候，必须采用一定的优先策略。本文结合DSP的结构特点，对一些优先策略进行了分析．最后对比了各种策略所付出的代价以及在一些benchmark下的性能．从结果可以看出，通过采取某些策略．诙单端口指令CACHE可以获得与双端口CACHE几乎相同的命中率．     

Design and performance studies of an adaptive cache retrieval scheme in a mobile computing environment

In a mobile computing system, as users move to a new service area, the new server is usually considered to take over the execution of running programs for mobile users from the previous server so as to reduce the communication overhead of a mobile system. This procedure is referred to as service handoff. Note that when service handoff occurs, the new server will lose its advantage for cache access. To remedy this, we explore in this paper several cache retrieval schemes to improve the efficiency of cache retrieval. In particular, we analyze the impact of using a coordinator buffer to improve the overall performance of cache retrieval. Moreover, in light of the properties of transactions (i.e., temporal locality of data access among transactions), we devise a Dynamic and Adaptive cache Retrieval scheme (DAR) that can utilize proper cache methods according to some specific criteria to deal with the service handoff situation in a mobile computing environment. Performance of these cache retrieval schemes is analyzed and a system simulator is developed to validate our results. We devise a systematic procedure for determining the optimal operating points of DAR. Our experimental results show that by adaptively adopting the advantages of different cache retrieval methods, DAR significantly outperforms other schemes and is particularly effective for a mobile computing environment.     

基于Cache的HEVC运动补偿带宽优化设计

作为计算量最多的模块之一,运动补偿占用了解码器与片外数据存储器之间约70%的带宽,是实现超高清视频解码的瓶颈。通过所设计的基于Cache的HEVC运动补偿模块,在保证实时解码数据吞吐量的同时,有效减少了80%的带宽消耗。首先,利用由可复用滤波器构成的插值计算模块和2D Cache设计了可并行化流水线数据处理的运动补偿模块,满足计算过程中高数据吞吐量需求。其次,设计高效内部存储器RAM结构,并提出片内Cache功耗降低的有效解决方案。最后,利用了参考帧数据相关性,设计插值顺序重排,将Cache的硬件开销减少了87.5%。基于HM9.0的HEVC标准测试视频序列实验结构表明,该设计显著地减少了带宽消耗和硬件开销。     

高压缩V-LRU算法的研究与实现

提出并实现了基于四路组相联高速缓存的高压缩V-LRU算法。该算法将有效位和近似LRU标志位压缩到只有4位,可以大大减少电路面积,且高速缓存的缺失率基本保持不变。在高速缓存容量为8kByte时,高压缩V-LRU算法的缺失率与7-bit位比较近似V-LRU算法、5-bit位复用近似V-LRU算法基本相同,而相对于9-bit近似V-LRU算法也只增加大约0.9%。基于SMIC 0.13μm工艺,高压缩V-LRU算法的电路面积相对于9-bit、7-bit和5-bit V-LRU算法,分别减少10 925.8μm2、6 415.5μm2和2 142.1μm2。而且,如果增加高速缓存的容量,4种近似V-LRU算法缺失率的差别将变得更小,但是,高压缩V-LRU算法的电路面积优势将会更加明显。     

红外弱小目标实时检测处理系统

针对红外弱小目标的实时检测,提出了一套基于DSP和FPGA高速乒乓缓存结构的红外实时目标检测系统。该硬件系统以高速乒乓缓存结构为核心,利用基于目标特性的区域生长算法完成对红外弱小目标的检测。实验结果表明,该检测系统对红外弱小目标具有较好的检测效果和较高的实时性,可以实现对红外弱小目标的实时检测。     

基于控制流的混合指令预取

取指令能力的高低对微处理器的性能有很大影响.指令预取技术能够有效地降低指令Cache的访问失效率,提高微处理器的取指令能力,进而提高微处理器的性能.本文提出了一种基于程序控制流的混合指令预取机制,它采用顺序预取和非顺序预取相结合的方式将指令提前读入指令Cache.模拟结果显示,该方法能够有效地提高指令Cache访问的命中率,并具有实现简单,无效预取率低等特点.