YAFFS2在嵌入式系统中的实现

针对某系统程序量大,需要长时间实时存储大量数据,而目前的嵌入式系统存储容量小,不能满足需要的问题,根据FLASH具有可反复擦除和永久保存数据的特性,提出了大页NAND FLASH和YAFFS2文件系统相结合的解决方案。通过对Bootloader和嵌入式Linux内核的移植以及YAFFS2文件系统的制作,很好地解决了系统的海量存储问题。测试结果验证了该方案的可行性。     

基于ARM9的U-Boot自动识别启动实现

嵌入式ARM9系列处理器支持U-Boot从Nor FLASH或者Nand FLASH启动,也支持U-Boot直接下载到内存中调试运行,根据U-Boot在不同启动设备上的差异,添加Nand FLASH读写驱动和判别启动位置程序,使U-Boot支持自动识别启动.在基于S3C2440的硬件平台上验证通过,并正确引导了Linux内核.     

基于ARM的大容量NAND FLASH应用

针对基于ARM的大容量NAND FLASH应用中的问题进行研究,发现ARM的可变静态存储控制器模块只有2个NAND FLAS H片选引脚,无法直接提供大容量NAND FLAS H所需的4个片选信号;NAND FLAS H存储以页为单位,对于不足1页的数据无法进行存储。通过对ARM的引脚复用功能和NAND FLAS H的工作特点进行研究,提出了自定义NAND FLAS H片选信号解决片选不足,通过对数据进行填充解决不足1页的数据无法存储的问题。最终通过实验进行验证,保证了基于ARM的大容量NAND FLASH可以充分有效的应用。     

基于FPGA的K9F2G08UOM Nand FLASH控制器设计

以三星公司的K9F2G08UOM为例,介绍了Nand FLASH芯片K9F2G08UOM的基本结构及工作时序,提出了一种基于状态机思想的FLASH控制器的FPGA实现方案,并在ALTERACYCLONE系列的EPlC12芯片上实现了其功能.     

基于FPGA的K9F2G08U0M Nand FLASH控制器设计

以三星公司的K9F2G08U0M为例，介绍了Nand FLASH芯片K9F2G08U0M的基本结构及工作时序，提出了一种基于状态机思想的FLASH控制器的FPGA实现方案。并在ALTERA CYCLONE系列的EP1C12芯片上实现了其功能。     

基于DM642的FLASH分页二级引导程序设计

TMS320DM642是一款高性能的数字媒体处理器,广泛应用于视频图像处理系统的开发中。通常DM642应用系统的程序比较大,系统自带的引导机制不足以将应用程序全部引导,而开发二级引导程序可实现将存储于FLASH中的应用程序全部引导。详细分析二级引导程序的引导过程,根据引导机制设计了二级引导程序,通过CPLD中的页地址控制寄存器对FLASH进行分页管理,并以DM642多媒体编程应用为例进行引导实验,实现正确的引导加载,表明该方法可行。提出并实现了一种大容量FLASH分页引导的二级引导程序设计方法,为开发基于DM642的多媒体系统提供新思路、新途径,具有很大的实际意义。     

一种高速大容量图像存储装置的关键技术研究

针对高速图像采集存储要求,设计一种高速大容量存储装置。该装置以FPGA为主控芯片,以FPGA内部集成的高速串行收发器Rocket I/O GTP作为图像数据接收单元,通过FPGA控制MCB硬核操作2片DDR2 SDRAM构成兵乓缓存单元,以32片NAND FLASH组成的阵列为存储单元,采用交叉双平面页编程技术对FLASH进行数据存储。实现了对3个速率为50 MB/s的图像通道数据实时采集存储。通过对FLASH阵列中的图像数据进行回读分析,测试结果无误,验证了系统功能的有效性和可靠性。     

基于VDK的嵌入式文件系统实现

针对实验室开发的基于Nand Flash的高速、大容量存储系统,阐述了利用BF537及其集成开发环境Visual DSP++的内核VDK,实现嵌入式文件系统的具体方案。同时简要介绍了通过虚拟地址映射和坏块标记的方法,来管理Nand Flash芯片中的坏块,以此实现文件系统的地址传输。     

RS45C：16位安全MCU

Reneses推出面向高度安全性智能卡应用的安全MCURS45C,采用RS．4高性能16位CPU内核构建,集成了36kB电可擦除和可编程只读存储器（EEPROM）以及224kB的大容量掩模ROM。     

基于FPGA的FLASH存储器三温功能测试系统设计

由于大容量FLASH存储器全地址功能测试时间较长,在自动化测试设备（ATE）上进行高低温测试时,长时间使用热流罩会导致测试设备运行异常。为把存储器测试过程中耗时最长的全地址功能测试部分从ATE机台上分离出来,设计一个基于FPGA的驱动板卡,结合MSCAN和Checkerboard算法实现了对被测芯片激励信号的施加;然后,设计一个12工位的驱动板卡,实现了在三温条件下的多芯片同步测试;接着,设计一个基于Qt的上位机软件,实现了对测试结果的实时显示与存储;最后,对2 GB大容量FLASH存储器进行测试验证。测试结果表明,与传统的ATE测试相比,基于驱动板和工位板的测试系统可实现对大容量FLASH的全地址功能的高低温测试,且工位板具有的高可扩展性可实现多芯片的同步测试,大幅提高了测试效率。     

TMS320 DM642 DSP二级引导程序的设计与实现

在基于TMS320DM642 D6P的应用系统中。当应用程序代码量超过1K byte时，上电复位后，需要通过二级引导程序将存储在FLASH中的应用程序代码引导到DSP内部RAM。根据二级引导程序的引导机制实现二级引导程序的开发。并使用三个通用I／O口,对整个FLASH空间进行分页。实现了地址的重映射。利用16进制转换工具自动生成可以用来帮助二级引导装载程序引导代码的引导表。     

USB海量存储类设备功能在ARM系统中的应用

数据的存储和传输在嵌入式系统中有着非常重要的地位,特别是数据采集系统中。论述了基于USB的海量存储设备功能在ARM嵌入式系统中的应用。介绍了USB接口芯片PDIUSBD12,Nand型FLASH芯片K9F2808U0C和ARM处理器S3C44B0X在该设计中的具体功能,详细分析了该系统的硬件设计和软件实现,并给出了实验测试结果。     

基于FPGA的高速图像数据采集存储系统设计

设计了一种针对具有高码流、数据量庞大特点的图像数据进行采集、存储以及长线回读的测试系统,接收的图像数据码流为30.72 Mbyte/s,测试系统在控制信号的作用下将大容量图像数据存储于三星公司的4 Gbyte K9WBG08U1M的Flash芯片中。图像数据存储完毕后,通过LVDS总线方式,将存储装置中的图像数据回读至控制计算机进行存盘、解码,以验证该系统的图像数据采集、存储功能。     

税控系统数据稳健性的方案设计

税控收款机涉及到大量的安全性问题,数据的安全性、稳健性是其中很重要的一方面。首先介绍了税控收款机中数据的安全存储机制,分析了YAFFS文件系统的特性。为了提高数据存储的安全性并能够兼顾成本因素,在YAFFS文件系统基础上,提出了一种利用NandFlash存储器能够一次擦除多次写入的特殊性质,不使用储能元件的掉电保护设计方案。     

Comparison of Memory Chip Organizations vs Reliability in Virtual Memories

Random access memory organizations typically are chosen for maximum reliability, based on the operation of the memory box itself without concern for the remainder of the computing system. This had led to widespread use of the 1-bit-per-chip, or related organization which uses error correcting codes to minimize the effects of failures occurring in some basic unit such as a word or double word (32 to 64 bits). Such memory boxes are used quite commonly in paged virtual memory systems where the unit for protection is really a page (4K bytes), or in a cache where the unit for protection is a block (32 to 128 bytes), not a double word. With typical high density memory chips and typical ranges of failure rates, the 1-bit-per-chip organization can often maximize page failures in a virtual memory system. For typical cases, a paged virtual memory using a page-per-chip organization can substantially improve reliability, and is potentially far superior to other organizations. This paper first describes the fundamental considerations of organization for memory systems and demonstrates the underlying problems with a simplified case. Then the reliability in terms of lost pages per megabyte due to hard failures over any time period is analyzed for a paged virtual memory organized in both ways. Normalized curves give the lost pages per Mbyte as a function of failure rate and accumulated time. Assuming reasonable failure rates can be achieved, the page-per-chip organization can be 10 to 20 times more reliable than a 1-bit-per-chip scheme.     

基于虚拟存储的嵌入式存储系统的设计方法

借鉴计算机系统设计中的虚拟存储体系,采用页面分组和虚拟接口技术,以8051系列单片机为例实现了一个具有256k程序区、128k数据区的存储系统。本方法不仅极大地扩展了系统存储空间,还增强了操作系统的透明性。     

双ARM9核的嵌入式系统研究与实现

首先介绍韩国MagicEyes公司双ARM9处理器结构的MP2530F平台。根据该平台的独特结构,采用自底向上的策略,实现了底层驱动和Linux操作系统移植;同时移植了Trolltech公司最新的Qtopia4．3手机版图形用户界面,加入了具有硬编解码能力的Mplayer媒体播放器;在此基础上,进一步完成YAFFS2文件系统的制作和系统测试。最终实现了一个基于嵌入式Linux的完整的手持多媒体智能终端。     

利用开销字节定位SDH传输网中的故障

尽管SDH的网管会因厂家设备的不同而在处理的操作上存在差异,但网管的机理是符合ITU-T标准的,因而要做好SDH网管的关键是要对SDH信号的复用流程和用于管理的开销字节进行分析。主要通过对SDH网管中标记字节(C2/V5)和通道踪迹字节(J1/J2)的分析,并结合SDH网管的维护经验,对传输网资源的维护和管理提供了新的方法。     

A Class of High Rate Codes for Byte-Oriented Information Systems

In this paper we introduce a class of linear codes especially designed to provide additional error protection for data consisting of bytes all having even (or odd) parity (e.g., ASCII characters). The technique consists in adding an overall parity byte computed as a linear function of the information bytes. The linear function is designed such that the resulting codes can correct all single errors and all double errors occurring in distinct information bytes. It is shown that any code which can correct these latter mentioned error patterns has an overall length of at most 37 bytes, and a specific code of length 29 bytes is described. A practical decoding algorithm for the new class of codes is described. Finally, the performance of the codes, when used on the binary symmetric channel, is compared with that of the row-column codes for which the additional parity byte is simply the modulo-2 sum of the information bytes.